基于FPGA的高速數字鎖相環的設計與實現
2004-04-21 08:31熊磊高培軍牟丹
電子設計應用 2004年12期
熊 磊 高培軍 牟 丹
摘要：本文提出了一種利用邊沿觸發鑒相縮短鎖相環捕獲時間的方案，并詳細介紹了方案基于FPGA的實現方法。通過對所設計的鎖相環進行計算機信真和硬件測試，表明該方案確實可以提高鎖相環的捕獲性能。
關鍵詞：數字鎖相環(DPLL)；捕獲時間；FPGA；VHDL
熊 磊 高培軍 牟 丹
摘要：本文提出了一種利用邊沿觸發鑒相縮短鎖相環捕獲時間的方案，并詳細介紹了方案基于FPGA的實現方法。通過對所設計的鎖相環進行計算機信真和硬件測試，表明該方案確實可以提高鎖相環的捕獲性能。
關鍵詞：數字鎖相環(DPLL)；捕獲時間；FPGA；VHDL
