一種28 nm工藝下抗單粒子翻轉SRAM的12T存儲單元設計

韓源源，程 旭，韓 軍，曾曉洋

(復旦大學 微電子學院，上海 201203)

輻射環境的高能粒子入射到互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)工藝集成電路存儲區域時，會在器件的有源區產生大量自由電荷，這些自由電荷被存儲節點收集，使存儲單元原本的存儲狀態發生翻轉，產生軟錯誤，稱為單粒子翻轉效應(single event upset, SEU)[1-3]。靜態隨機存儲器(static random-access memory, SRAM)是一種常見的CMOS存儲器，它由2個耦合反相器和一對選通管組成。在片上系統(system on chip，SoC)中，SRAM往往占據整個芯片面積的50%以上。所以，降低SEU對SRAM的影響，可大幅提高輻射環境中電路的可靠性。

通過設計特殊結構的存儲單元來提高SRAM對SEU的免疫能力是廣泛應用的加固方案之一。例如Quatro-10T[4]和RSP-14T[5]單元利用冗余節點備份存儲信息，當其中一個節點受SEU影響產生邏輯翻轉時，對應的冗余節點不會產生翻轉，最終存儲單元的邏輯狀態能夠恢復。RHM-12T[6]和Stacked-12T[7]單元利用堆疊結構構造冗余節點，通過堆疊結構能免疫特定邏輯翻轉的特性，提高單元抗SEU的能力。根據糾錯碼(error correcting code, ECC)構建糾錯電路是提高SRAM抗SEU的另一種途徑，復雜的糾錯碼可糾多位隨機錯誤[8-9]，為降低周期開銷，一些簡單的線性碼犧牲糾錯性能，也可糾正相鄰2位錯誤和特定的錯誤[10-13]。

然而隨著器件特征尺寸的減小和集成度的提高，多個存儲單元會同時處于SEU的影響區域，同時電路工作電壓VDD的降低會導致敏感節點的臨界電荷值降低，進而發生多節點翻轉(multiple node upset, MNU)和多比特翻轉(multiple bit upset, MBU)[14-16]。該情形下，傳統加固單元Quatro-10T，RSP-14T，RHM-12T，Stacked-12T冗余節點的臨界電荷也隨之降低，導致SEU的免疫力下降。同時，當單元中多個節點同時發生翻轉，單元不能從翻轉中恢復。

本文提出一種P型堆疊Quatro-12T (P-stacked-quatro-12T， PSQ-12T) 存儲單元，在中國臺灣積體電路制造股份有限公司28 nm工藝的基礎上進行電路性能仿真。PSQ-12T利用堆疊結構提高了存儲單元單節點翻轉(single node upset, SNU)的臨界電荷，使存儲單元具備抗特定的MNU性能，同時單元具有更好的數據保持穩定性和讀穩定性。該存儲單元能在更嚴苛的輻射環境中降低SEU對電路的影響。

1 PSQ-12T SRAM加固存儲單元結構

PSQ-12T存儲單元的結構，如圖1所示。

由圖1可見，在28 nm工藝下，為提高堆疊結構的抗SEU性能，存儲單元的MOS管全部為高閾值電壓管(high threshold voltage transistor, HVT)。M1和M3，M2和M4為2對堆疊上拉管；M5和M6為上拉管；M7，M8，M9，M10為下拉管；M11和M12為傳輸管。寫位線WBL和WBLB是新引入的位線，分別控制M4和M3。M1和M2交叉耦合，二者的漏極分別控制M5和M6的柵極。M9和M10交叉耦合，二者的漏極分別控制M7和M8的柵極。M11連接Q1與位線BL，M12連接Q2與位線BLB。

寫操作階段，先對位線BL/BLB預充電，使位線的電勢上升至VDD，寫位線WBL/WBLB在預充電階段電勢為0。完成預充電后，BL，WBL，BLB，WBLB接收到數據信息。例如，當Q1寫入“0”，Q2寫入“1”時，BL被下拉至“0”，同時對WBLB充電，使電勢上升至VDD。位線和寫位線接收數據信息時，WL打開選通管M11和M12，此時M3處于關閉狀態，M4處于打開狀態，Q4的下拉路徑被切斷。當BLB對Q2寫入“1”后，開啟M8，對Q3放電，拉低Q3節點的電勢，由于Q4下拉路徑被切斷，此時Q4的電勢將會迅速地上升至VDD，存儲單元完成寫操作。

讀操作階段，WBL/WBLB保持電勢“0”，使M3和M4保持開啟狀態，形成反饋回路。在讀操作初始階段，BL/BLB被預充電至VDD。預充電完成后，WL打開選通管M11和M12，進行數據讀取。如，Q1保存“0”，Q2保存“1”時，BL將被下拉，BLB保持“1”，BL與BLB之間迅速形成電勢差，通過靈敏電壓放大器放大后讀出，存儲單元完成讀操作。

數據保存階段，WBL/WBLB電勢為0，BL/BLB電勢為VDD，堆疊的上拉管都處于開啟狀態，形成反饋回路，既能增大數據保持的噪聲容限，又能提高存儲單元抗SEU的能力。

2 PSQ-12T存儲單元抗SEU的原理分析

數據保存階段，WBL/WBLB保持電勢0，在此狀態下，假設存儲節點Q1和Q3存儲“1”，Q2和Q4存儲“0” ，如圖1所示。本文分別討論SNU和MNU的恢復機制。

2.1單節點翻轉

2.1.1 單一“0-1”翻轉

該情況下的敏感節點為Q2，Q4，S1。其中，S1和Q4的翻轉情況一致，因此，本文只分析Q4的翻轉。當Q4受到SEU影響從“0”翻轉到“1”時，M2和M5被關閉，而Q1和Q3的存儲狀態不變，使M7處于開啟狀態，M6處于關閉狀態。當SEU在Q4引起的脈沖電壓消失后，M7能對Q4放電，使Q4重新恢復到“0”的原始狀態。當Q2受到SEU影響從“0”翻轉到“1”時，原本關閉的M8和M9將被開啟，分別對S2和Q1放電，Q1電勢立即被拉低，從而關閉M7；根據堆疊管分壓原理，Q3將保持在高電勢，使M1處于關閉狀態，最終Q4將保持原有的存儲狀態“0”。當SEU在Q2引起的脈沖電壓消失后，M5將拉高Q1的電勢，關閉M10；M2拉高S1的電勢，關閉M6，使Q2重新恢復到“0”的原始狀態“0”。最終存儲單元可從“0-1”翻轉中恢復到原有的存儲狀態。

2.1.2 單一“1-0”翻轉

由于存儲單元存在P型堆疊管，此時敏感節點為Q1和S2。當Q1受SEU影響從“1”翻轉到“0”時，M7和M10關閉，Q2和Q4將保持原有存儲狀態。當SEU在節點Q1處引起的脈沖電壓消失后，存儲單元將恢復原有存儲狀態。當S2受SEU影響從“1”翻轉到“0”時，根據堆疊管的分壓原理，Q3處于高電勢，使M2保持關閉狀態，對其他節點不產生影響。當SEU在節點S2處引起的脈沖電壓消失后，存儲單元將恢復原有存儲狀態。

堆疊管分壓原理為：當在Q2和Q4存儲“0”， Q1和Q3存儲“1”時，如果S2的電勢被拉低至0，則堆疊管M2處于線性工作區域，M4處于飽和工作區域，M2，M4的電流可分別表示為[17]

(1)

(2)

其中：K為MOS管的工藝參數；W為MOS管的寬度；L為MOS溝道長度；Vgs為柵源之間的電壓；Vds為源漏之間的電壓；Vth為閾值電壓。

由式(1)和(2)可得Q3的電壓為

(3)

其中：WM2為M2的溝道寬度；WM4為M4的溝道寬度。

由式(3)可知，VQ3為Vth的單調遞增函數，堆疊PMOS管的Vth越大，SEU引起S2產生“1-0”翻轉時，存儲節點Q3所處的電勢越高，VQ3是WM4/WM2的單調遞減函數，堆疊管中的上堆疊管尺寸越大，下堆疊管尺寸越小，則SEU引起S2產生“1-0”翻轉時，存儲節點Q3所處的電勢越高，堆疊管M1的Vgs越小。當堆疊管M1的Vgs小于M1的Vth時，M1不會開啟，存儲單元的狀態不受影響。綜上所述，P型堆疊管的Vth越大，或WM4/WM2越小，存儲單元抗SEU的能力越強。

2.2 多節點翻轉

2.2.1 處于不同勢阱的Q4和S2同時發生翻轉

Q4從“0”翻轉到“1”時，將關閉M2和M5，不會影響其他存儲節點的電勢。S2從“1”翻轉到“0”時，根據堆疊分壓原理，Q3的電勢不會低于PMOS堆疊管的Vth，由于M10處于開啟狀態，即使M6被打開，M6的上拉驅動仍不會強于下拉驅動，Q2處于低電勢。最終，存儲單元能恢復到原有的存儲狀態。

2.2.2 處于同一勢阱的Q1和S2同時發生翻轉

當Q1和S2同時從“0”翻轉到“1”時，將會關閉M7和M10，Q4的存儲信息受影響。而S2的電勢被拉低時，堆疊管M2和M4都處于開啟狀態，Q3處于高電勢，最終存儲單元會從“0-1”翻轉中恢復到原有的存儲狀態。

3 PSQ-12T存儲單元的性能分析與對比

PSQ-12T存儲單元的時序控制原理如圖2所示。與常規SRAM的區別是寫操作增加了寫位線WBL和WBLB。在寫周期的初始階段，首先對BL和BLB進行預充電，使電勢上升至VDD。完成預充電后，WL上升至VDD，打開存儲單元的選通管進行寫操作，同時WBL和WBLB也控制存儲單元的下拉堆疊管，輔助寫操作。PSQ-12T存儲單元的讀操作與傳統SRAM一致。在讀操作階段，可不采用放大使能信號，而采用共享層次放大電路，則時序控制原理如圖2所示。WEN和REN分別為寫使能信號和讀使能信號。如只采用全局位線策略，則可增加放大使能信號，配合靈敏放大器來加快數據讀出。

將PSQ-12T存儲單元的性能與標準單元6T(STD-6T)，Quatro-10T[4]，RHM-12T[6]，RSP-14T[5]進行對比。圖3為28 nm工藝下，PSQ-12T的版圖信息和面積對比。其中：OD為有源區；PO為柵；CO為金屬接觸；M1為第一層金屬。黑色實線框中為PMOS，黑色虛線框中為NMOS。PMOS的寬度為100 nm，NMOS的寬度為200 nm。試驗中選擇的都是HVT的MOS管。HVT的PMOS管可降低上拉驅動能力和提高存儲單元的抗SEU的能力；HVT的NMOS管可降低下拉驅動能力和提高存儲單元的讀寫穩定性。

由圖3(b)可見，PSQ-12T存儲單元的面積為0.95 μm2，與RHM-12T相同，是STD-6T的2.61倍，Quatro-10T的1.11倍，RSP-14T的0.762倍。面積消耗與其他12T結構存儲單元接近，略大于10T結構的存儲單元。

PSQ-12T存儲單元的下堆疊管M3和M4由寫輔助信號WBL和WBLB控制。圖4為PSQ-12T存儲單元寫操作時有無寫輔助的波形對比。其中，Q和QB為下堆疊管M3和M4由寫輔助信號WBL和WBLB控制的波形；QN和QBN為下堆疊管M3和M4由GND控制的波形。由圖4可見，PSQ-12T存儲單元有寫輔助信號時，寫入持續時間由3.4 ns縮短到1.7 ns，縮短了50%。

PSQ-12T的寫入延時增加是因堆疊管降低了存儲單元對中間節點Q3和Q4的下拉驅動，所以可增大NMOS的尺寸來增加存儲單元的寫入速度。選擇正常閾值的NMOS構建下拉網絡可大幅度提升寫速度，但也大幅降低了SRAM存儲單元的保持靜態噪聲容限(hold static noise margin，HSNM)。表1為PSQ-12T存儲單元不同尺寸NMOS管的歸一化單元面積、寫入持續時間和HSNM的信息。由表1可知，當下拉網絡管和選通管尺寸從200 nm增大到600 nm時，歸一化單元面積增加了32%；寫入持續時間從1.7 ns縮短到1.15 ns，縮短了32.4%；VHSNM從370 mV增大到415 mV，增加了12%。因此，為進一步縮短PSQ-12T存儲單元的寫入時間，可通過增加下拉網絡管和選通管的尺寸來實現，但這一做法也增加了單元面積。

表1 PSQ-12T存儲單元的N-MOS管尺寸與性能關系Tab.1 Relationship between N-MOS tube size and performance of PSQ-12T memory cell

本文利用蒙特卡羅方法，仿真溫度設置為27 ℃，得到PSQ-12T存儲單元數據的讀(RSNM)、寫(WSNM)和保持階段的靜態噪聲容限，并與其他單元進行對比，如圖5所示。

表2、表3和表4分別為PSQ-12T存儲單元HSNM，RSNM，WSNM的仿真的結果，給出了不同單元噪聲容限的平均值μ,標準偏差σ和離散系數σ/μ。

表2 HSNM 的蒙特卡羅仿真結果Tab.2 The Monte Carlo simulation result of HSNM

表3 RSNM 的蒙特卡羅仿真結果Tab.3 The Monte Carlo simulation result of RSNM

表4 WSNM 的蒙特卡羅仿真結果Tab.4 The Monte Carlo simulation result of WSNM

由圖5(a)可見， PSQ-12T存儲單元的HSNM為0.372 V，分別是STD-6T的1.16倍、Quatro-10T的2.06倍、RHM-12T的2.18倍和RSP-14T的1.2倍。PSQ-12T存儲單元的HSNM比其他單元大的原因是PSQ-12T堆疊結構阻隔了下拉NMOS管，削弱了下拉網絡的驅動能力，而堆疊管的上堆疊是交叉耦合的連接方式，進一步加強了上拉鎖存能力，最終上拉驅動和下拉驅動達到平衡狀態。而其他單元設計時，上拉驅動遠小于下拉驅動，導致單元的HSNM下降。σ/u越小說明抗工藝偏差的能力越強，由圖5(b)和表2可見， PSQ-12T存儲單元的σ/u為10.1%，大于標準單元和RSP-14T，與其他單元接近。這表明PSQ-12T存儲單元的HSNM抗工藝偏差能力小于標準單元，但對單元的穩定性并沒有過大影響。

由圖5(c)可見，PSQ-12T存儲單元的RSNM為0.22 V，分別是STD-6T的1.36倍、Quatro-10T的1.44倍、RHM-12T的10.85倍和RSP-14T的1.66倍。PSQ-12T存儲單元的RSNM大于其他單元也是由上拉網絡與下拉網絡的驅動能力接近，且上拉堆疊交叉耦合的方式增強了鎖存能力導致的。由圖5(d)和表3可見，PSQ-12T存儲單元的σ/μ為10.16%，由于RHM-12T的σ/μ太小，沒有列在表3中，其他單元的該項指標在9.31%～12.15%之間。由此可見，這些單元RSNM的抗工藝偏差能力相近。

由圖5(e)可見，PSQ-12T存儲單元的WSNM為0.61 V，分別是STD-6T的1.79倍、Quatro-10T的0.89倍、RHM-12T的1.52倍和RSP-14T的1.56倍。PSQ-12T存儲單元的WSNM僅小于Quatro-10T。PSQ-12T存儲單元WSNM增加的原因是單元引入了寫輔助電路，通過WBL和WBLB切斷了下拉反饋，增強了上拉驅動。由表4可知， PSQ-12T的σ/μ為4.27%，與STD-6T非常接近，這表明PSQ-12T存儲單元結構的WSNM抗工藝偏差能力與STD-6T相當。

圖6 為PSQ-12T存儲單元與其他單元的功耗對比。由圖6(a)可見，PSQ-12T存儲單元工作在標壓下的靜態功耗為1.07 nW，分別是STD-6T，Quatro-10T，RHM-12T，RSP-14T的18.3%，13.2%，18.8%，17.7%。PSQ-12T靜態功耗較低有2方面原因：(1)PSQ-12T存儲單元采用了堆疊結構，降低了串聯電流；(2)HVT的MOS管的漏電流小于正常閾值電壓MOS管的漏電流。當位線負載為50 fC，工作頻率為500 MHz時，PSQ-12T存儲單元的動態功耗如圖6(b)所示。由圖6(b)可見，PSQ-12T存儲單元的動態功耗為21.6 μW，分別是STD-6T，Quatro-10T，RHM-12T，RSP-14T的96.3%，63%，79.5%，93%。動態功耗較低有2方面原因：(1)采用HVT的MOS管；(2)PSQ-12T存儲單元在寫過程中切斷了部分反饋回路，降低了耦合電流持續時間，且減少了耦合電流的來源。

臨界電荷是衡量SRAM單元的抗SEU能力的指標。臨界電荷可通過仿真獲得，具體方式為對敏感節點進行電流注入，注入的電流模型為雙指數電流模型[18]。漏極注入的電流I(t)可表示為

(4)

其中：Qtotal為受單粒子效應影響時，器件收集的自由電荷量；t為時間；τf為電流下降指數函數的參數，設置為220 ps；τr為電流上升指數函數的參數，設置為20 ps。不引起單元存儲狀態變化的最大電荷Qtotal就是臨界電荷Qc。為方便比較，在計算時共享臨界電荷，2個敏感節點注入相同大小的電流，即2個敏感節點的Qtotal相等且同時改變，該情況下不引起單元翻轉的最大電荷Qtotal為共享臨界電荷Qs。

對于SNU， PSQ-12T存儲單元具備Quatro-10T結構部分節點對SEU免疫的功能，同時，敏感節點產生“1-0”翻轉的臨界電荷大于500 fC，如表5所列，與RSP-14T一樣，能降低“1-0”的翻轉概率。

表5 不同單元發生SNU時的臨界電荷Tab.5 Critical charge of different cells at SNU

對于MNU，有發生在相同和不同勢阱內2種情況，如表6所列。(1) 相同勢阱內發生MNU。PSQ-12T的敏感節點Q1，S2發生“1-0”翻轉，Qs大于500 fC，這說明該結構能降低同一勢阱里多節點發生“1-0”翻轉的概率。而其他單元受類似翻轉影響時，單元的臨界電荷都小于500 fC。(2) 不同勢阱內發生MNU。PSQ-12T存儲單元有2種翻轉組合：如S2點產生“1-0”翻轉，同時Q4點產生“0-1”翻轉；Q1點產生“1-0”翻轉，同時Q2點產生“0-1”翻轉。由于大部分加固結構不能從寫入點Q1，Q2的多節點翻轉組合中恢復，本文只對比前一種翻轉組合的Qs。PSQ-12T結構單元中，S2點產生“1-0”翻轉，Q4點產生“0-1”翻轉時，單元的Qs大于500 fC，大于除RHM-12T外其他單元結構的Qs，所以，PSQ-12T抗不同勢阱中MNU的能力也大于除RHM-12T外的其他單元。

表6 不同單元的共享臨界電荷Tab.6 Sharing critical charge of MNU in different cells

對PSQ-12T存儲單元的敏感節點Q1，Q3，Q4，S2進行電流注入仿真，如圖7所示。由圖7可見，Q1，Q3，S2分別存儲“1”，在時間t為10，20，30，40 ns時分別對Q4，Q3，Q1，S2進行單節點的電流注入，Q4，Q3，Q1，S2分別產生了“0-1”，“0-1”，“1-0”，“1-0”的單節點翻轉，最終存儲單元能恢復到初始存儲狀態。當t為50 ns時，對S2和Q3同時進行電流注入，最終存儲單元也能恢復到初始存儲狀態。

4 結論

本文設計了一種抗單粒子效應SRAM的12T存儲單元PSQ-12T。該單元的面積消耗與傳統12T單元相同，具備抗特定SNU和MNU的性能，數據保持穩定性和讀穩定性都優于傳統加固單元。PSQ-12T存儲單元采用高閾值MOS管，使靜態功耗和動態功耗都小于其他單元。與其他單元一樣，PSQ-12T無法完全免疫一些特殊組合的MNU，但發生翻轉時的臨界電荷都大于500 fC。