帶隙基準電壓源的抗SET 設計

翟馗斌，盧雪梅，郝 寧，王 濤，葛維維，李 博，軒 昂，楊孫偉，郭明齊，王贏璽

（1.遼寧大學物理學院，沈陽 110080；2.中國科學院微電子研究所，北京 100017）

1 引 言

近些年來，隨著集成電路的快速發展及集成電路應用領域的廣泛拓展，研究航天領域的集成電路成為我國科技發展的重中之重。對于空間站及航天器，單粒子瞬態效應一直是影響電子器件正常工作的主要原因[1]。宇宙中的高能粒子入射電路后，帶電粒子與電子元器件碰撞，電離產生電子-空穴對。如果在敏感節點處發生，其產生的載流子會被電場收集，形成瞬態的脈沖電流，從而使電路性能退化或失效[2]。這種影響即稱為單粒子效應（Single Event Effect,SEE），其中單粒子瞬態（Single Event Transient,SET）主要是通過影響電路中的某一個敏感節點來影響其功能的[3]。帶隙基準電壓源作為DC-DC 轉換器、LDO 電路及ADC 電路中的重要組成部分，其輸出的變化一旦受到此類效率的影響，將對整個電路的運行構成威脅。在此提出一種通過電流補償進行單粒子翻轉加固的帶隙基準結構，并基于0.18 μm體硅工藝完成電路設計工作。

2 抗SET 帶隙基準電路設計

2.1 帶隙基準電路

帶隙基準電路是在調節器件尺寸參數并進行合理設計后，輸出一個幾乎不受溫度影響的穩定的參考電壓。1964 年，Hilbiber 發現了兩個不同電流密度的三極管在工作時，兩個三極管的基極-發射極電壓之差與溫度成正比[4]。正溫度系數產生與溫度成正比的PTAT 電流，原理如圖1 所示。根據三極管的集電極電流和基極-發射極電壓之間的關系，經過分析得知，該電流與溫度成反比，即CTAT 電流。

圖1 實現正溫度系數的電路原理圖

將正溫度系數電壓與負溫度系數電壓按照一定權重相加，可以得出具有零溫度系數的帶隙基準電壓[5]，公式如下：

通過以上分析并調整器件尺寸相關參數，設計出帶隙基準電路，電路圖如圖2 所示。按照此設計，電路的輸出電壓基本不隨溫度的改變而變化，維持在1.19V 左右。

圖2 帶隙基準電路原理圖

2.2 帶隙基準電路的抗SET 加固

在模擬電路中，MOS 管的柵極電壓對單粒子瞬態效應極其敏感，以如圖3 的電路結構為例，如果SET 發生在X 點，高能粒子入射進入電子元器件內部后，導致輸出電壓突然增大，M44管的柵極電壓發生變化，繼而影響之后的放大電路的輸出。為了減小SET 對電路的影響，提出一種SET 電流補償電路，如圖4 所示。

圖3 電路敏感節點示例圖

圖4 帶有抗SET 結構的帶隙基準電壓源

此電路由比較器Q1、Q2，一對互補晶體管P0、N0及四個電阻R3、R4、R5、R6組成。電流補償電路的輸入端連接帶隙基準電壓源的輸出端，另一端與電阻R3、R4（R5、R6）并聯，采取電阻分壓的形式為其提供參考電壓。比較器Q1（Q2）的輸出端連接N0管（P0管）柵極，同時，N0、P0的漏極連接帶隙基準電壓源的輸出端。此電流補償電路的工作過程主要分為兩種情況：

第一種情況是當電路正常運行、沒有產生SET效應時，比較器Q1輸出為低電平，Q2輸出高電平，使兩管均處于截止狀態，此時不會影響電路的輸出。

第二種情況是當高能粒子入射到電路中的敏感節點產生SET 瞬態電流時，電路的輸出電壓突然增大或減小。根據SET 效應產生脈沖信號的方向，比較器Q1或Q2發生電平轉換，繼而開啟其輸出連接的MOS 管，產生補償電流，從而抑制SET 效應產生影響。比較器Q1輸入的參考電壓略高于帶隙基準電路的輸出。

圖4 中的抗SET 加固電路具有互補的特點，如果單粒子射入抗SET 加固電路，在帶隙基準電路沒有發生SET 時，比較器連接的P0管（N0管）受SET瞬態電流的影響而誤開啟，就會產生電流使輸出電壓升高（降低）。當比較器輸入的電壓高于（低于）參考電壓時，Q2（Q1）將開啟P0管（N0管）產生補償電流以保證帶隙基準電壓源的輸出電壓穩定，所以此抗SET 加固電路沒有引入新的敏感節點。

本設計采用的比較器Q1如圖5 所示。Q1與Q2結構與原理基本相同，只有部分MOS 管尺寸存在差異，采用帶有有源電流鏡和實際電流源的差動對，Vin-端為比較放大器的參考電壓。采用電阻分壓的方式，通過調節兩個電阻的阻值之比，調節出合適的電壓用來做Vin-的輸入電壓。此處Q1輸入的參考電壓為1.22V，Q2輸入的參考電壓為1.16V，具體應用時可根據不同工藝與電路應用需要進行調整。

圖5 比較器Q1 電路原理圖

在電路沒有發生SET 效應時，比較器Q1的Vin+端的輸入電壓低于Vin-端的輸入電壓，但是二者的差值不大，M7、M9和M10都處于飽和區。當發生SET效應時，Vin+的輸入電壓受高能粒子影響突然增大，導致增大而ID9減小，最后導致比較器的輸出電壓增大。Q1輸出的N0管開啟，產生補償電流從而抑制SET 帶來的影響。Q2與Q1同理，當發生SET 效應導致電路的輸出電壓突然減小時，比較器Q2連接的PMOS 管導通，產生補償電流，進而抑制SET 帶來的影響。

3 SET 效應仿真與分析

3.1 仿真設計

電路驗證采用Cadance 的Spectre 仿真，通過向敏感節點注入電路的方式進行能量粒子入射仿真。常用的SET 效應等效電流源基本分為兩種，一種是雙指數電流源，另一種為分段式電流源。Messenger等人提出的雙指數電流源的模型[6]，如下式：

其中，Qtot為輻射粒子穿過器件后留在器件內部的電荷；τ1為反偏PN 結的時間常數，τ2是建立輻射粒子初始化軌跡的時間常數。為電流源的峰值電流I0，其參數為：I0=130 μA，τ1=203 ns，τ2=200 ns。Spectre 仿真時間為1μs。

Qtot和粒子的能量傳輸值（LET 值）與收集深度成正比。此處也采用該模型進行粒子入射仿真。

為驗證該電流補償電路的加固效果，設計了三種電路進行仿真結果對比。第一種是抗輻照加固的帶隙基準電路；第二種是普通帶隙基準電路；第三種為復現文獻[7]中的抗輻照結構。三種電路均采用相同的SMIC 180nm 工藝模型進行仿真。

3.2 單粒子瞬態仿真

為了便于比較，對未加固（圖2）和已加固的帶隙基準電路（圖4）分別進行單粒子瞬態仿真。將相同的雙指數電流源注入到電路中，使其在帶隙基準電路的輸出端產生瞬態電壓[8]。對于未進行SET 加固的電路，其電壓的上升時間和下降時間大約分別為20ps 和300ps。

在圖4 電路中注入雙指數電流源后，比較器Q1及Q2可以通過輸出電壓的變化，輸出高低電平控制P0管和N0管開啟或截止，進而降低對輸出電壓的影響?？梢娎盟O計的電流補償電路來抑制SET 十分有效。

正SET 效應的仿真波形如圖6 所示。根據雙指數電流方向的不同，當未加固的電路發生SET 效應，輸出電壓變化，由原來的1.19 V 升高至1.64 V，受沉積電荷的影響，電路的輸出電壓與未受SET 影響相比升高約0.45V。加固后，在注入相同數值的雙指數電流源后，電路的輸出電壓由1.19 V 升高至1.27V，與加固前的電路相比，輸出電壓振幅由原來的0.45V 降至0.08V，下降了約83%。由此可見比較器Q1及N0管的存在有效地抑制了正SET 效應所帶來的影響。

圖6 正SET 效應仿真波形

當電路受到另一方向瞬態電流源的影響時，仿真得到負SET 效應仿真波形，如圖7 所示。對于未進行SET 加固的帶隙基準電路，其輸出電壓受到雙指數電流脈沖影響，從1.19V 下降至0.86V，峰值電壓下降約0.33V，對于加固后的電路，輸出電壓下降至1.14V,與加固前相比，其振幅下降了約85%。由此可見比較器Q2及其輸出端連接的P0可以有效降低負SET 效應所帶來的影響。

圖7 負SET 效應仿真波形

3.3 電路對比及其優點

在仿真中復現文獻[7]中的電路，如圖8 所示。此設計利用P1管與N1管作為連接帶隙基準電路輸出與其負載的開關。反相器用來控制兩管的開啟與閉合，當電路中發生SET 效應導致電路的輸出電壓突然升高或降低時，P1或N1閉合以防止負載電路受到影響。原文獻中所使用的制程工藝有所不同，為便于比較，在此采用同樣的SMIC 180nm 工藝對其加固結構進行設計，主體電路則采用本設計的帶隙基準電路（圖2）。

圖8 文獻[7]中所用的抗SET 帶隙基準電壓源

采用相同激勵源模擬粒子注入，結果如圖9 所示。受雙指數電流源影響，電路的輸出電壓最低下降到1.17 V，最高上升至1.27 V，與加固之前比較，電壓的變化縮小了約95%和83%，抗SET 效果顯著。然而當利用同樣數值的雙指數電流源注入P1的漏極時，其輸出電壓從1.19V 下降至0.86V，與正常情況相比下降29%，說明P1的漏極為敏感節點。為驗證此觀點，將不同尺寸的P1與N1的漏極注入相同數值的雙指數電流源，仿真結果如圖10 所示。

圖9 復現結構仿真波形

圖10 P1 漏極注入雙指數電流源后的仿真波形

由圖10 可知P1與N1的尺寸越大，負載電路的輸入電壓就越穩定；P1與N1的尺寸越小，其漏極對SET 就越敏感。當MOS 器件W=5μm 及以下時，P1及N1管的漏極在高能粒子入射后會對后部負載電路造成很大影響，為整個電路引入了新的敏感節點。

由于本設計的電路補償電路具有對稱互補的優點，所以即使N0受到SET 效應影響被錯誤地打開而導致輸出電壓降低至參考電壓以下，另一端也會保持正常工作，穩定地輸出電壓。為了驗證此優點，利用相同數值的雙指數電流源對N0的漏端進行注入，所得到仿真結果波形如圖11 所示。將雙指數電流注入后，帶隙基準電路的輸出電壓從1.19V 下降至1.1V 左右，振幅約為0.09 V，與復現文獻中的電路相比，性能更加穩定。

圖11 N0 注入雙指數電流源后的仿真波形

由仿真波形可知，當N0受到SET 影響后，對帶隙基準電路的輸出電壓影響很小，可以忽略不計。所以，對于本次設計的抗SET 帶隙基準電路，即使其抗SET 結構受到高能粒子轟擊導致其輸出電壓降低，電路通過其結構特性也可以有效地降低SET 效應對電路的影響。

4 結束語

隨著器件特征尺寸的不斷縮小，SET 對帶隙基準電路輸出穩定性的影響會越來越顯著。由于帶隙基準電壓源為負載電路提供穩定電壓，所以企業和科研機構對帶隙基準電路抗輻照加固的研究非常重視。由于抗輻射工藝生產廠家少，加固的成本高等原因，用商用工藝進行電路級加固仍然是目前的趨勢。本研究主要從電路層面進行抗SET 加固，事實證明，采用電流補償電路，不但可以有效地抑制SET 效應，還可以避免引入新的敏感節點。目前，對于帶隙基準電路的抗輻照加固沒有通用的方法，但無論運用何種方式進行加固，或多或少都會對電路造成影響，對設計需求和設計開銷等多方面考慮才是正確的選擇。