加法器
- 基于互補電阻開關的憶阻乘法器設計
對傳統的TC 加法器和PC 加法器進行優化，減少加法運算的延時和面積開銷。提出一種基于互補電阻開關的可并行實現的乘法運算方案，并將其映射到混合CMOS/crossbar 陣列結構之中，優化憶阻乘法器的延時和面積開銷。1 相關工作憶阻器被廣泛應用在數字邏輯設計領域中。趙毅等基于互補電阻開關提出一種可重構的憶阻器邏輯設計方法，實現了與、或、非蘊含以及異或四種基本邏輯門，并設計2-1 和4-1 多路復用器電路［5］。2-1 多路復用器需要3個憶阻器通過2個步驟實
計算機工程 2023年1期2023-01-27
- 一種SHA2硬件加速器的設計方法
(如延遲均衡和加法器進位鏈優化(CSA 等))不斷被采用。1.1 基本迭代架構Roar 等[8]提出基本迭代結構的 SHA2 硬件電路,相對于軟件加密方案, 明顯地提高了處理速度, 但具有 7個加法器的關鍵路徑太長, 路徑延遲也比較大, 限制電路性能的提高。1.2 全展開結構Deepakumara 等[9]利用全展開結構, 使 MD5 硬件電路的計算吞吐率得到明顯提升, 但因關鍵路徑太長而限制了電路工作頻率的提高。然而, 它為進一步提高 SHA2 硬件電路
北京大學學報（自然科學版） 2022年6期2022-12-19
- 分段式高性能近似加法器設計
成電路設計中,加法器是一種被廣泛應用的電路單元,加法器性能與整個系統性能關系密切.高性能加法器設計一直是學術界和工業界高度關注的問題[1-2].在誤差允許的情況下,引入近似加法器是提高加法器性能的一種有益嘗試.考慮到近似加法器的輸出誤差與發生錯誤輸出位的權重有關,權重到高的輸出位發生錯誤將引起更大的誤差,并且輸出誤差的大小也是近似加法器設計過程中一個關鍵指標,為此本文提出了一種三段式加法器設計,該設計基本思想是在低權重輸出位用簡單的邏輯門,甚至常數來代替全
寧波大學學報（理工版） 2022年6期2022-12-01
- 基于電壓閾值憶阻器SPICE模型的加法器電路設計
顯得尤為重要。加法器是組成計算機的基本元件［2］，基于憶阻器的加法器的設計具有實際的應用意義。1971 年，Chua［3］根據電路對稱理論預測并證明了憶阻器的存在。2008 年，HP 實驗室設計了一種由Pt／Ti／TiO2／Pt 組成的憶阻器物理模型并制備出了第1 種物理憶阻器器件［4］。憶阻器可應用于邏輯電路［5-7］、存儲器［8］、神經網絡［9-10］、混沌電路［11-12］等多個領域?，F有的SPICE 憶阻器模型中往往只能匹配一種物理憶阻器器件，而且
實驗室研究與探索 2022年5期2022-09-01
- ZUC?256 流密碼輕量級硬件設計與實現
2 中的2 種加法器均可以完成以上操作。對于串行模加結構，一共使用2 個31 位加法器，第1 個加法器對輸入數據進行加法操作，第2 個加法器對第1 步得到的進位和加法和進行相加，得到模約減后的結果。該結構一共使用了2 個加法器，關鍵路徑同樣是來自于2 個級聯的加法器。對于并行模加結構，同樣使用了2 個加法器，分別計算A+B和A+B+1，再通過A+B的加法器中產生的進位來選擇最終加法結果。相較于串行模加結構，該加法器同樣使用了2個加法器，但是第2 個加法器的
數據采集與處理 2022年3期2022-06-16
- 基于量子傅里葉變換算法的量子乘法器*
法器通常以量子加法器為基礎。最初的量子加法器一般由量子門實現經典布爾邏輯運算規則[8]，但是將經典進位思想引入量子算法的做法并未帶來運行效率的大幅提升，反而占用了大量輔助量子比特。文獻[9]中提出了一種基于carry-save 的量子加法器，在增加量子位的前提下提高了算法的運行效率，但仍未超越經典數字邏輯的設計范疇。對于兩個n 位二進制數字的加法運算，這些量子加法運算都至少需要3n 個量子比特。2014 年，Kotiyal 等設計了一種基于二叉樹優化的量子
電子技術應用 2022年3期2022-04-19
- 基于RRAM雙交叉陣列結構的三值存內邏輯電路設計
的多位行波進位加法器進行了實現。實驗結果表明，相比于傳統二值存內邏輯電路設計，三值存內邏輯電路加法器可以減少68.84%的操作步數。相比于傳統IMPLY電路設計，三值存內邏輯電路加法器可以降低33.05%的能耗。1 基于RRAM雙交叉陣列結構的三值存內邏輯電路設計圖2為RRAM雙交叉陣列結構。在三值存內邏輯電路中，RRAM的高阻狀態表示邏輯“0”；中間阻值狀態表示邏輯“1”；低阻狀態表示邏輯“2”。圖2所示的電路結構支持兩種三值邏輯門(MAX以及NMAX)
電子科技 2022年4期2022-04-12
- 基于PN序列互相關同步低復雜度實現方法
該方法使用近似加法器替換傳統方法中的二元加法器，降低了互相關同步算法的實現復雜度，但其時頻同步性能與傳統互相關幾乎相同。2 系統模型使用的前導輔助序列結構與文獻[6]中相似，訓練序列為p=[ABAB]，其中A，B為長度為N的時域PN序列。對于發送信號p(n)，接收的離散基帶信號為(1)其中h(l)代表第l條多徑信道，d是接收信號的時間偏移，τl為第l條徑的延時。ε為歸一化載波頻偏，w(n)為均值為零的加性高斯白噪聲。接收信號與本地第i(i=1，2，3，4)
計算機仿真 2021年10期2021-11-19
- 基于誤差模型的權重二值神經網絡近似加速
SR 中的近似加法器進行了優化設計。針對近似計算引入的誤差，需要一個系統性的評估方法，本文提出了一種統計意義的誤差分析模型，可用于預測近似系統對神經網絡的加速效果。具體來說，使用本文的BWNN 量化方法，對不同種類的神經網絡進行二值化并測試其精度，從中選取最適合的網絡結構進行量化。隨后，通過提出的誤差統計模型，本文使用建模為軟件仿真的近似加法器進行神經網絡加速的精度評估。通過與功能仿真結果進行比較，本文的誤差統計模型預測精度很高，最終的系統誤差預測和真實系
上海航天 2021年4期2021-09-11
- 二維非遞歸的低成本FIR濾波器設計方法
depth)和加法器個數LA(logic adder)是衡量算法優劣性的兩個重要指標.降低加法器個數需要盡可能復用系數中的公共項，從而帶來加法深度的增加；降低加法深度則意味著降低公共項的復雜度，帶來加法器LA的增加.LD和LA的結果不僅取決于系數的量化位寬、階數，也取決于用戶的優化方式，是一個綜合性的優化問題.考慮到常系數乘法的加法器個數與系數非零項直接相關，Park等[2-3]提出采用CSD、MSD表示法表示濾波器系數，在后續的算法中得到了廣泛應用.在此
哈爾濱工業大學學報 2021年6期2021-07-01
- 淺析基于verilog 的加法器設計
rilog 的加法器設計，分別是：級聯加法器、并行加法器和流水線加法器。在介紹每種設計方法的同時，對每種方法的優缺點、適合使用的場合以及改進方法都會進行詳細的闡述。1 級聯加法器級聯加法器的核心設計思想來源于加法運算法則本身。在多位數的加法運算中，運算順序是從低位到高位依次進行加法運算，每次運算一位。除最低位外，其他位都是用本位的數據與來自低位的進位相加。本質上講，每一位的運算都是一個一位全加器，只是不同位的輸入數據不同，運算的時機不同而已。所以，我們可以
科學技術創新 2020年25期2020-08-11
- DNA計算中的可級聯分子全加器
輯門本文設計的加法器邏輯電路由與門和異或門組成，通過DNA鏈置換設計了這兩種基本電路門，并且構造了一個多輸入全加器，這些門的結構如表1所示.半加器的電路結構如圖1所示,全加器的電路結構如圖2所示.圖1 半加器的電路結構Fig.1 Logic circuit structure of the half adder表1 兩個基礎電路門(與門和異或門)Table 1 Basic circuit gates (and gate and xor gate)異或門由一
廣州大學學報（自然科學版） 2020年5期2020-04-09
- 基于FPGA的最佳精度定點加法器的設計與實現
構[2-3]。加法器是數字計算系統中的基本邏輯器件，也是其他所有硬件運算的基礎，減法器和乘法器都可由加法器來實現，大大地節省了邏輯資源。我們知道，設計寬位的加法器耗費硬件資源相對多一些，因此，在系統的具體設計與實現過程中需要重點考慮“資源的利用率”和“速度”這兩方面的因素?；诖?，首先選擇合適的目標器件，一般會考慮FPGA、CPLD 等較為合適的組合邏輯設計的器件；其次，結合加法器邏輯結構的設計、加法器的處理速度及芯片資源的利用率等方面，來探究最佳組合[4
電子技術與軟件工程 2020年10期2020-02-01
- 汽包水位三沖量控制方案的應用探討
質量較差。其中加法器，亦可用控制閥的輸出電流方式表示為I=C1IC±C2ID±I0(1)式中：C1，C2——加法器系數，C1≤1，一般取1，C2根據靜態前饋補償設置，可以現場調試，也可理論推導得出；I0——偏置值，目的是為調整I的輸出；IC，ID——汽包水位調節器的輸出信號和蒸汽流量變送器的輸出信號?？刂崎y、控制器作用形式以及加法運算器正負作用的確定：1)控制閥的開/閉形式。從防止鍋爐燒干的安全角度，控制閥選擇氣關FO形式；若從保護蒸汽用戶的角度，選擇氣開
石油化工自動化 2019年6期2019-12-26
- 基于混合SETMOS 結構的超前進位加法器
不同的方式組合加法器模塊，我們能實現諸如快速加法器之類的許多功能，而增加運算速度并減少基礎加法器電路的復雜程度在實際設計集成電路時非常重要。雖然基于MOS工藝的加法器等電路廣泛應用于現代電子行業，但隨著器件小型化及提升運行速度的需求越來越旺盛， MOS 工藝的局限性逐漸凸顯了出來，例如其最小僅能達到幾百微米級，且具有量子效應和對微小電流不敏感等特性。另外，繼續在已經開發到極限MOS 器件上繼續拓展新應用的經濟效益很低[1]。相比之下，單電子晶體管（Sing
電子制作 2019年17期2019-09-23
- 無線話筒擴音系統設計
包括解調電路和加法器電路，對兩路調頻信號進行解調并相加，通過放大電路驅動揚聲器工作，實現混音擴音。測試結果表明，無線話筒擴音系統能夠實現21.5 m范圍內無失真混音擴音。關鍵詞：無線通信;直接數字頻率合成;STM32;LMX2571;解調;加法器中圖分類號：TP39 文獻標識碼：A 文章編號：2095-1302（2019）05-00-030 引 言目前，會場中廣泛使用無線話筒進行通信。無線話筒是一種通過無線電波傳輸聲音的設備，可將聲音調制到88～108 M
物聯網技術 2019年5期2019-07-29
- 基于QuartusⅡ的加法器的教學探討
光紅【摘要】以加法器為項目載體，探討了傳統的教學方法和將《數字電子技術》與《EDA技術》課程整合后的教學思路，整合后借助于EDA軟件QUARTUSⅡ，對半加器、全加器、四位加法器進行編輯、編譯、仿真、編程、電路測試等，使學生對加法器的原理、應用等理解更完整、具體、深刻?！娟P鍵詞】加法器 ?數字電子技術 ?QUARTUSⅡ【基金項目】蘇州市職業大學《數字電子與FPGA的應用》課程體系及課程模式改革與實踐2-3?！局袌D分類號】G64 ?【文獻標識碼】A 【文章
課程教育研究 2019年17期2019-06-17
- 基于FPGA的高精度數字脈沖寬度調制方法
如圖1所示,由加法器延遲模塊、低精度DPWM模塊以及SR觸發器模塊等組成[5],其中加法器延遲模塊為數字脈寬調制器的核心部分。15位的占空比輸入信號被分成兩部分,6位MSB和9位的LSB[6],分別作為低精度DPWM模塊的輸入信號和加法器延遲模塊的輸入信號[7]。下面對各個環節的功能分別進行介紹。圖1 數字脈寬調制器結構圖1.1 低精度DPWM模塊1.1.1計數器本設計采用Verilog HDL編程方式實現[8],對于輸入時鐘信號,只需一個50 MHz的系
太原學院學報(自然科學版) 2018年4期2019-01-16
- 一種混合結構的新型近似加法器
不同種類的近似加法器結構。文獻[3]提出了低位或門加法器（Lower-Part-OR Adder，LOA），它利用精確加法器來計算較高位的和，利用邏輯或門來計算較低位和的近似值。除此之外，不精確部分的最高兩位通過邏輯與門產生進位輸入信號并傳遞給精確部分以提高整個近似加法器的運算精度。相對于經典精確加法器，LOA擁有更少的面積開銷與功率損耗，但其錯誤率卻極高。文獻[4]提出了容錯加法器（Error-Tolerant Adder I，ETAI）。這種加法器利用
電子設計工程 2018年18期2018-10-09
- 基于FPGA技術的自適應濾波器設計
A2227構成加法器，有用信號A與干擾信號B是兩個獨立的信號源，將它們加到一起，就得到一個混合信號C。再經過運放OPA222構成的移相器，得到一個可手動移相（0°～180°）的信號D，然后輸入到自適應濾波模塊當中，用自適應算法將有用信號A濾出。自適應濾波器；最小均方（LMS）算法；FPGA1 系統方案1.1 系統結構本系統的系統結構圖如圖1所示。圖1 系統結構圖利用加法器模塊把獨立有用信號源A與獨立干擾信號源B相加得到混合信號C，把混合信號C送入移相器后得
移動信息 2018年3期2018-06-07
- 基于K60的自適應濾波器的設計
次的設計主要由加法器、移相電路和自適應濾波器組成。設計采用加法器將有用信號與干擾信號疊加成混合信號，移相電路能做到將10KHz-100KHz的混合信號進行0-180度移相。通過自適應濾波器，采用干擾抵消等方法，濾除干擾信號，能從混合信號中恢復出有用信號。關鍵詞：加法器；移相電路；濾波中圖分類號：TN713 文獻標識碼：A 文章編號：1007-9416（2018）02-0172-02隨著數字式電子計算機技術的產生和飛速發展，為了便于計算機對信號進行處理，產生
數字技術與應用 2018年2期2018-05-14
- 通用加法器的邏輯實現與分析
然1.介紹通用加法器是計算機邏輯的基本元件，是計算機運算的基礎：通過加法運算可以實現計算機大規模復雜運算。所以通用加法器的設計是計算機邏輯基礎的重要內容。本論文給出了通用加法器的實現方式，主要貢獻包括以下三個方面：（1）給出了1、2、4、8比特加法器的電路實現并分析了其電路復雜性；（2）給出了從n比特加法器到2n比特加法器的迭代實現方式并給出了通用模型；（3）給出了2n比特加法器的通用實現方式并分析了其電路復雜性。2.通用加法器實現本章主要介紹用與、或、非
電子世界 2018年1期2018-01-26
- 超前進位全加器運算分析與模擬實現應用
業中專 梁 偉加法器廣泛應用于計算機電路和數字通信電路中，加法器能夠實現加法運算的邏輯電路，加法器分為半加器和全加器兩種。加數和被加數為輸入，和數與進位為輸出的裝置為半加器。若加數、被加數與低位的進位數為輸入，而和數與進位為輸出，則為全加器。兩個1位二進制全加器能夠對兩個1位二進制數和低位的進位實現加法運算，若被加數為Ai，加數為Bi，本位之和為Si，向高位進位為Ci，來自低位的進位為Ci-1?？梢酝瞥鋈悠鞯暮蜑槎辔粩导臃梢詫崿F多個二進制數相加運算，8
電子世界 2018年1期2018-01-26
- 一種FPGA芯片中DSP模塊的內建自測試方法
電路中乘法器和加法器進行有效的測試，縮短測試時間，減少工作量。同時通過更改DSP的配置信息來實現全芯片DSP的功能測試，提高了DSP模塊的測試故障覆蓋率。內置自檢測；乘法器測試；加法器測試；DSP；FPGA；Virtex-41 引言目前為止已經開發了用于現場可編程門陣列（FPGA）中一些可配置邏輯塊（CLB）、存儲模塊（BRAM）、時鐘模塊（CMT）等資源的測試及故障率診斷方法，但是，對于嵌入式數字信號處理器（DSP）內核的測試，除了基本的性能和功能測試，
電子與封裝 2017年10期2017-10-24
- 基于SABL的抗DPA攻擊可重構加法器設計
PA攻擊可重構加法器設計錢浩宇, 汪鵬君, 張躍軍, 丁代魯(寧波大學電路與系統研究所,浙江寧波 315211)差分功耗分析(Differential Power Analysis,DPA)通過分析密碼器件處理不同數據時的功耗差異來盜取密鑰。運用具有功耗獨立特性的靈敏放大型邏輯(Sense Amplifier Based Logic,SABL)設計密碼器件可以有效防御DPA攻擊。通過對SABL電路與傳統加法器原理的研究,提出了一種能夠抗DPA攻擊的可重構加
華東理工大學學報(自然科學版) 2017年1期2017-03-08
- 單雙精度浮點運算加法器的實現
精度的浮點運算加法器結構。該浮點數加法器可通過信號控制端，在高電平時執行雙精度浮點加法，低電平時執行單精度浮點加法，且運算結果符合IEEE-754標準格式，通過實驗驗證，該加法器結構合理，功能正確。關鍵詞：浮點運算；加法器；IEEE-754標準中圖分類號：TP391 文獻標識碼：A 文章編號：1009-3044（2016）31-0231-02浮點數的引用隨著網絡時代的迅速發展而變得廣泛，我們對信息精度、細致度的要求越來越高，比如使用手機時對語音識別需要更清
電腦知識與技術 2016年31期2017-02-27
- 基于RAG-n算法的低成本FIR濾波器實現*
可以高效地解決加法器優化問題，有效降低了FIR濾波器常系數乘法的復雜度。在FPGA上用Verilog HDL語言對優化實例進行了實現，其綜合結果表明，該方法可以有效減少邏輯單元的消耗，適用于低成本數字系統設計。FIR數字濾波器；乘法器的圖表示法；RAG-n算法；FPGA0 引言有限沖激響應（FIR）濾波器具有能保證絕對穩定和線性相位等優點，在數字系統設計中應用廣泛。對于某一應用需求，FIR濾波器相對于無限沖激響應（IIR）濾波器往往需要更長的階數，從而在實
電子技術應用 2016年5期2016-11-30
- M+B型三值光學加法器的數據剪輯技術
+B型三值光學加法器的數據剪輯技術沈云付，張凱凱，蔣本朋（上海大學計算機工程與科學學院，上海 200444）在電子計算機中,由于進位的存在使得多位數的加法效率并沒有顯著地提升,而光學方法則顯示了其并行性和無進位的優勢.在M+B型加法的運算法則和C、P、R 3個三值變換工作的基礎上,對相關的數據剪輯技術進行了研究（M表示MSD數,B表示二進制數）.提出了M+B型加法的數據剪輯技術策略,并用軟件模擬了3個三值變換以及數據的截斷和拼接,驗證了該方法的正確性和可實
上海大學學報（自然科學版） 2016年4期2016-10-20
- 條件推測性十進制加法器的優化設計
件推測性十進制加法器的優化設計崔曉平*王書敏 劉偉強 董文雯(南京航空航天大學電子信息工程學院 南京 210016)隨著商業計算和金融分析等高精度計算應用領域的高速發展，提供硬件支持十進制算術運算變得越來越重要，新的IEEE 754-2008浮點運算標準也添加了十進制算術運算規范。該文采用目前最佳的條件推測性算法設計十進制加法電路，給出了基于并行前綴/進位選擇結構的條件推測性十進制加法器的設計過程，并通過并行前綴單元對十進制進位選擇加法器進行優化設計。采用
電子與信息學報 2016年10期2016-10-13
- 循環卷積DFT的優化算法與仿真*
波器圖解，并對加法器系數進行RAG優化，最后在Mode1Sim仿真平臺上，用Veri1og語言實現該算法，并進行了仿真結果分析和工作量分析。RAG優化后減少了加法器數量，降低了路徑延遲。DFT；余數系統；FIR；優化；Mode1simO 引言余數系統（Residue Number System，RNS）將傳統的二進制數值表征系統中多位寬運算轉換成多個并行且獨立的短位寬運算，能夠提高運算速度以及降低運算單元的功耗，從而提升并行處理單元的性能。離散傅里葉變換（
網絡安全與數據管理 2016年9期2016-07-02
- 基于FPGA的并行DDS結構設計?
相位累加器是由加法器和寄存器組成,頻率控制字K控制每次加法器步長,當其和大于2N時溢出,完成一個周期。相幅轉換器最初是利用查找表(ROM)來實現,即將一個周期的正弦或者余弦函數采樣2N個點存放在ROM中,并量化為W位的幅度值,然后用相位累加器作為地址控制輸出。系統時鐘為fclk,對應時間為1/fclk=Tclk,完成一個周期所需時間T0=Tclk×2N/K,所對應系統輸出頻率f0=fclk×K/2N?？梢钥闯霎擪=1時,得到最小輸出頻率即頻率分辨率fmin
雷達科學與技術 2016年2期2016-01-10
- 微型控制器領域的數理邏輯基礎的推理
算單元ALU的加法器的支持。本文論述了微型控制器的運算處理的數理邏輯的推理。關鍵詞：微型控制器；加法器；數制；補碼收稿日期：2015-03-16作者簡介：劉妍(1978-)，女，山東萊陽人，煙臺職業學院教師.中圖分類號：TN4文獻標識碼：A1問題的引出在我們生活中的各個領域，處處可見微型控制器忙碌的身影，它將采集到的的信號進行智能化、微型化、數字化的處理，并將這些操作交給由復雜指令系統構成的程序來實現特定的功能，如電梯智能化管理，壓力、溫度、濕度的測量等等
煙臺職業學院學報 2015年2期2016-01-06
- 基于FPGA的通用型FIR數字濾波器的研究與設計
器的實現是基于加法器和乘法器，通過延遲將輸入信號與固定的抽頭系數相乘累加得到濾波結果，其中濾波系數是已知的數值，當我們需要一個固定階數系數的值不固定時，我們就需要將濾波的系數通過外部輸入的方式再與輸入信號相乘。對于FIR數字濾波器的通用型的研究是基于傳統的串行FIR數字濾波器的結構進行改造，使用VerilogHDL語言在QuartusII和Modelsim軟件里面進行設計和仿真。結果表明基于FPGA的通用FIR數字濾波器的設計是可行的。關鍵詞：加法器；乘法
軟件 2015年6期2015-12-26
- 基于VHDL的乘法器的設計與對比
單并行乘法器、加法器樹乘法器和移位相加乘法器的基本原理，利用VHDL分別進行描述和實現。對三種乘法器分別通過QuartusⅡ軟件平臺進行仿真，再做進一步比較和討論。結果表明，三種乘法器在運行速度和資源占用上各有利弊，實踐中可根據設計要求和硬件條件選擇使用。乘法器；移位相加；加法器樹；仿真乘法器在數字信號處理過程中發揮著重要的作用，在語音、圖像處理、通信等領域中扮演著舉足輕重的角色，它的運算速度與信號處理和整體效率的性能直接相關，并且在很大程度上左右著系統功
商洛學院學報 2015年6期2015-12-16
- 4模集合余數系統比例變換*
放算法，并基于加法器實現其VLSI結構。1 算法描述基于剩余數系統模集合{m1，m2，…，mn}的整數X，通過一個比例因子k做比例變化，設Y為比例變化的結果，則：對上式兩邊做模mi運算，即得到該剩余數系統內部各個模通道的縮放結果 yi。定理1:根據新中國余數定理1(New CRT-Ⅰ)，余數(x1，x2，x3，x4)RNS表示權重數 X具有 0至 M 區間有唯一解[4]，即：ki表示乘法逆元。對于模集合針對 4模集合{m1，m2，m3，m4}其對應于{2n
電子技術應用 2015年8期2015-11-26
- 一個應用混合基算法的余數系統后置轉換電路設計
n-1形式的模加法器采用相對簡單的實現結構，使設計的電路避免了只讀存儲器及時序電路的引入，整個后置轉換電路完全由簡單組合邏輯及加法器級聯實現，縮短了關鍵路徑延時，減小了功率消耗，與已有的相同動態范圍余數系統后置轉換電路相比，性能優勢明顯.混合基算法； 余數系統； 模加法器余數系統是一個古老的數值表征系統．一個大整數X被劃分成幾個獨立并行運算的小整數，在乘法和加法運算中，各并行模塊之間無進位傳播，從而減少關鍵路徑的時延，因此對具有大量運算的數字信號處理系統具
華南師范大學學報（自然科學版） 2015年5期2015-11-02
- 高速深流水線浮點加法單元的設計
可控的高速浮點加法器。采用并行深度流水設計，經驗證，功能滿足設計要求，使用TSMC65nm工藝庫進行綜合，其工作頻率可達900MHz。浮點加法器；IEEE-754；Two-Path算法；并行流水線0 引言浮點運算單元（FPU）是微處理器（CPU）的重要組成部分，是進行大規模數據運算處理的關鍵技術［1］。在通用處理器中，浮點加法指令、浮點減法指令及浮點反轉減法指令最終都是使用浮點加法單元來實現的［2］。浮點加法運算過程是由指數差計算、尾數對階移位、有效數相加
網絡安全與數據管理 2015年20期2015-10-21
- 三值光學計算機的多數位MSD乘法算法及運算分析＊
列實現先行進位加法器．三值光學計算機［7］的核心構成器件是三值邏輯光學處理器，其采用液晶陣列和偏振片組合實現，擁有104以上量級的處理像素即數據位數，具有位數眾多、邏輯運算可重構以及實現三值運算的特點，因此很多研究者考慮利用該處理器實現位數巨大 的 無 進 位 加 法［8-9］．改 良 符 號 數 （Modified Signed-Digit，MSD）系統［10］是符號數系統的子集，基于MSD編碼的加法沒有進位傳播，算法的復雜度與加法操作數的位數無關，這些
西安工業大學學報 2015年12期2015-02-13
- 基于FPGA 的祖沖之算法硬件實現
資源較少的簡單加法器完成了復雜的mod(231-1)加法運算，在僅占用305 個slice 的情況下達到了5.647 Gb/s的吞吐量。2 ZUC 算法簡介與實現分析ZUC 算法是一種面向字的流密碼，輸入為一個128 bit 的初始密鑰k 和一個128 bit 的初始矢量iv，輸出為32 bit 的密鑰流［9］。其整體結構如圖1 所示，共包含3 個邏輯層，由上到下分別是線性反饋移位寄存器(LFSR)、比特重組(BR)和非線性函數F。圖1 ZUC 算法整體結
計算機工程 2014年8期2014-12-02
- 剩余數系統{2n+1,2n+1+1,2n}符號檢測設計與優化*
寬度的僅為保留加法器單元,一個n位比較器單元和一個n位前綴加法器單元,其中進位保留加法器和比較器單元是并行的。實驗結果表明,相比于其他剩余數符號檢測系統,平均速度提高了約36%,面積相對保留約63%。關鍵詞:剩余數系統;符號檢測;VLSI;加法器剩余數系統(RNS)以其特有無權重特性在當前超大規模數字信號處理領域得前所未有的關注[1]。而符號檢測在剩余數系統的大小比較,溢出檢測等領域起著不可缺少的作用。剩余數系統的符號檢測相比權重數系統要復雜得多,剩余數系
電子器件 2014年4期2014-09-06
- 高速率低功耗FIR數字濾波器實現
多常系數乘法中加法器的個數，并通過限制加法器深度來進一步降低高速率約束條件下的實現難度。綜合結果表明，該方法可以有效降低硬件的實現面積，適用于高吞吐率低功耗的數字系統設計。FIR數字濾波器;多常數乘法;子項空間技術;加法器深度;ASIC當前在信息處理與通信領域，通信電子產品的低功耗設計和高吞吐率設計已成為研究熱點。數字濾波器是各類電子系統中重要的組成部分，從實現的網絡結構上可分為有限沖激響應(FIR)濾波器和無限沖激響應(IIR)濾波器。FIR濾波器由于其
電視技術 2014年23期2014-07-02
- 基于子項空間技術的低復雜度FIR濾波器實現
少濾波器實現時加法器的個數[4-8]，從而降低實現復雜度，節省硬件資源。1 子項空間及子項共享圖1(a)為FIR濾波器的轉置型結構。在這種結構中，輸入信號與濾波器的各個常系數h(k)(k=0，1，…，N-1)相乘并送入延時單元，這種操作通常被稱為多常數乘法MCM（Multiple Constants Multiplication）問題[9]，可以用移位寄存器和加法器網絡來實現。因此，加法器可以進一步分為延遲單元的結構加法器SA(Structural Add
電子技術應用 2014年6期2014-03-21
- 超前進位加法器的優化設計
27)超前進位加法器的優化設計袁 浩1,唐 建1,方 毅2(1.中國科學技術大學電子科學與技術系,安徽合肥230027；2.中國科學技術大學信息科學實驗中心,安徽合肥230027)在對超前加法器邏輯算法分析的基礎上,介紹了一種優化設計方法。寬位加法器采用多層CLA(Carry Look-ahead Adder)塊技術,按四位為一組進行組間超前進位,減小硬件延時,達到并行、高速的目的。并在晶體管級重點對全加器進行優化設計,從而降低整個電路的延時、面積和功耗。
通信技術 2014年3期2014-02-09
- 適用于AVS的高性能整像素運動估計硬件設計
1電路選擇進位加法器，進一步縮小了結構面積，提高了處理速度，實現了適用于AVS的高性能整像素運動估計硬件設計。1 AVS運動估計算法1.1 可變塊運動估計基于塊的運動估計，即找到當前幀的塊在參考幀中一定范圍內最匹配的塊所在的相對位置，這個相對位置稱為運動矢量。AVS標準中規定將16×16的宏塊進一步劃分為 8×16、16×8、8×8 的子塊，如圖1 所示，這樣能夠提供更加精確的運動矢量預測?？勺儔K運動估計需要對每個宏塊的所有子塊進行塊匹配，即進行9次計算。
電子技術應用 2013年1期2013-08-13
- FPGA低功耗的設計研究*
L語言設計八位加法器，分析研究不同算法對基于FPGA設計特性的影響。所設計的兩種加法器，在QuartusⅡ7.2中基于EPM240F100C5進行了功耗、運行速度、邏輯單元占用等性能的分析。分析與實驗結果表明，不同算法會對設計系統的特性產生影響，所設計的并行加法器對FPGA邏輯單元、動態功耗的占用與串行加法器相比占用資源少，功耗低，具有較好的特性。VHDL程序;低功耗;邏輯單元;設計方法1.引言基于FPGA設計的數字系統中，降低FPGA的功耗可帶來許多好處
楚雄師范學院學報 2012年6期2012-11-07
- 基于FPGA的數字圖像匹配
送到下一個模塊加法器中做相應的加法處理運算，而且保證只有等到加法器中完成了對上一組數據的加法運算以后，才可以將ROM模塊中的數據讀取出來，并且及時地送到加法器的輸入端口。為了保證加法器有足夠的時間進行加法運算，此處設定的讀取數據所消耗的時間為10個時鐘。圖2是所編寫的ROM模塊在ROM控制讀取模塊時下數據讀取出來的仿真結果，為了方便起見，此處構建的ROM模塊的大小規格是16×8位的，對每個ROM的存儲單元所寫入的數據分別為：0 1 2 3 4 5 6 7
電子測試 2012年10期2012-08-07
- 支持媒體處理的子字絕對值單元設計與實現*
，通過擴展原有加法器實現絕對值單元可以使普通的加法器與絕對值單元共享一個計算單元，這樣實現絕對值單元的代價是較小的。2 并行前綴加法器原理2.1 加法器原理考慮加法器的進位傳播公式［2］:單個進位生成和not kill信號給出如下:公式(1)和(2)的信號可以概括地描述為:在多位組所包括的位z...x范圍內，可分成高位組和低位組兩個子組，進位生成信號是由兩方面決定的:高位子組z….y生成進位信號或者低位子組y-1...x生成進位，而低位子組的生成進位信號不
微處理機 2012年4期2012-07-25
- 三值絕熱多米諾加法器開關級設計
[7]。因此，加法器既是數字系統的關鍵部件也是應用最為廣泛的部件之一，加法器的功耗很大程度上決定著整個數字系統的功耗。然而，傳統加法器由于電荷是從電源到地一次性的消耗掉，造成了極大的浪費；而采用交流脈沖電源的絕熱加法器[8]能夠充分回收電路節點中存儲的電荷，有效降低電路的功耗。鑒于此，本文將多值邏輯、絕熱邏輯與多米諾電路應用到加法器的設計中，以開關-信號理論為指導，提出一種新穎低功耗三值加法器設計方案。該方案首先利用開關-信號理論推導出一位三值絕熱多米諾加
電子與信息學報 2012年10期2012-07-25
- 基于邏輯結構的超前進位加法器的設計*
算機處理器中，加法器的速度直接決定了整個電路的速度，為了提高整個電路的速度，需要提高加法器的速度。因此，如何設計更高性能的加法器以滿足需要成為設計者必須思考和解決的問題。在了解了半加器和全加器的邏輯公式及構造的基礎上，本文引出4位并行的超前進位加法器的設計，再用超前進位鏈樹對16位和32位加法器進行設計，如果將這種方法推導，理論上可以得到并行超前進位的任意位加法器。1 串行進位鏈串行進位鏈指的是在并行加法器中的進位信號采用串行的方式進行傳遞，以4位為例:令
山西電子技術 2012年4期2012-05-12
- 關于計算機組成原理實驗課安排的研討
成原理課程中的加法器為例來說明利用Simulink進行仿真實驗的過程。加法器是算術邏輯運算部件的基本單元，因為在兩個二進制數據進行算術運算時，無論進行的是加、減、乘、除中的何種運算，最后都將化作若干步相加運算進行。1）半加器圖1為1位二進制加法單元示意圖，它有3個輸入量：操作數Ai、Bi以及低位傳來的進位信號Ci-1，有2個輸出量：本位和Si和向高位傳送的進位信號Ci。加法器有半加器和全加器之分。圖1 1位加法單元示意圖Fig.1 Diagram of 1
電子設計工程 2012年9期2012-02-15
- RSA算法硬件實現的幾個關鍵技術
ry;進位保留加法器;超前進位加法器RSA算法是當前世界首選的公鑰加密算法。目前在美國和歐洲的商務和政務一直使用。著名密碼學家Steve Burnett和Stephen Paine在《security official guide to cryp tography》指出:自1977年以來,盡管世界各國的研究人員發明了許多公鑰算法,但排在第一位的是仍然是RSA,其次是DH,然后是ECC。大數模冪乘運算是很多公鑰密碼體制例如RSA的核心運算,它由一系列的模乘運
河北省科學院學報 2011年1期2011-12-27
- 不同ALU實現方法的功耗研究
［2－3］;②加法器獨立結構［4－5］;③樹形結構和鏈式結構［6］。對三類 ALU 結構的詳細描述將在文章的第三部分進行?；谌N不同結構，設計了一個8比特的執行加、減運算和邏輯運算的ALU，并且用三種常見的ALU結構分別予以實現。通過對三種ALU結構的比較，結合功耗分析的結果，我們得到了采用復合結構的ALU更有利于低功耗設計的結論。2 ALU設計ALU是一個從寄存器堆、寫回總線或者數據存儲器取操作數，并對操作數進行處理的單元。ALU的設計主要包括三個方面
微處理機 2011年4期2011-07-03
- 一種基于MATLAB及FPGA的FIR低通濾波器的設計與實現
R濾波器是通過加法器，乘法器和移位器組合而實現的。加法器和乘法器的數量，速度和效率等特性對于濾波器的性能非常重要。在很多應用場合，濾波器都是線性時不變濾波器，也就是帶有常系數的濾波器。具有線性相位的FIR濾波器的系數具有中心對稱特性，即 h（i）=±h（N-1-i）。 則其輸出表達式（1）可以編寫成如下形式：由此可見，利用它的對稱形式比直接實現少用了一倍的乘法器，大大節省了硬件資源，而且可以提高速度[1]。1.2 參數提取設計指標如下：類型：低通濾波器；B
電子設計工程 2011年14期2011-03-17
- 參數化可配置IP核浮點運算器的設計與實現
通過參數化浮點加法器和參數化浮點乘法器實現，故本設計只重點探討參數化浮點加法器和參數化乘法器的優化算法和設計技術。2.1 參數化浮點加法器設計浮點加/減法在浮點運算中占有很大的比例,在浮點加法器的設計中，尾數的計算是影響浮點運算性能的關鍵，而其中進位運算對尾數計算速度影響最大。因此，圍繞如何提高浮點運算器的進位產生速度，科研人員在傳統串行的行波進位加法器的基礎上，提出了一些并行快速產生進位的方法,如:超前進位加法器CLA(Carry Lookahead A
電子技術應用 2011年4期2011-03-15
- 基于折疊結構的半帶濾波器的設計*
減少乘法器以及加法器的使用，其結構圖如圖1所示。圖1 轉置型FIR濾波器的結構圖2 基于折疊結構的半帶濾波器的設計2.1 折疊技術的原理半帶濾波器用作抽取器使用時，其輸出速率為輸入速率的一半，即輸出速率與系統時鐘頻率是1∶2的關系，因此可以把轉置型的半帶濾波器進行折疊，折疊因子為2。為了使得折疊后時序不會出錯，我們首先得算出折疊后各結點之間的延遲值，延遲可按照公式3進行計算。其中DF(u→v)指折疊后功能單元u的輸出到功能單元v的輸入所經過的延時數， N為
電子器件 2010年1期2010-12-21
- 一種規整高效的縮1碼模2n+1乘法器的VLSI設計
1碼的進位保留加法器樹將式（15）中的K+2個操作數減少到兩個操作數，然后用一個基于縮 1碼的模2n+1加法器獲得最終的乘積結果縮1碼的進位保留加法器是將三個縮1碼的和表示成兩個縮1碼的和，因此它也是一個縮1碼的3：2壓縮器，它的硬件實現是將進位保留加法器的最高有效位的進位輸出取反后作為進位輸出的最低有效位，因此也被稱作為取反回轉進位加法器。由這種加法器構成的樹結構具有很好的規整性，非常適合VLSI的實現。部分積生成電路（PPG）是Booth編碼器（BE）
通信技術 2010年12期2010-09-13
- 基于差分邏輯的多值加法電路研究
部件是算術運算加法器,隨著人們對這部件速度和精度要求的不斷提高,傳統的加法器處理速度已無法滿足需求,為此特提出以多值電流模電路為基本元件,采用差分邏輯互補電流信號對,使用雙軌互補輸入以減小延遲,降低信號電壓擺幅,提高驅動能力[1],減少互聯線和元件數量等的基-2符號數加法器研究。通過引入加減拆分法符號數加法器結構分析,實驗電路仿真等大量研究,實現了基-2符號數加法器的電流模高速運算電路設計[2],并在電路的成本、功耗、速度等方面取得了新的進步。1 多值電流
杭州電子科技大學學報(自然科學版) 2010年5期2010-09-04
- 系統方程與框圖的快速轉換
當框圖只有一個加法器時,圍繞加法器輸出很快可以寫出其相應的方程;而當有兩個加法器時,必須建立中間變量,并設法消去中間變量,間接得到方程。例1某連續系統框圖如圖1所示,試寫出其微分方程。圖1 連續系統例題框圖1.1 傳統方法1)對于連續系統,選最右端積分器輸出為中間變量 x(t);對于離散系統,則選最左端延遲單元輸入為中間變量x(k)。以圖1為例,中間變量設為x(t)。2)寫出各加法器輸出信號的方程。輸入端:輸出端:3)通過復雜代換[1-2]消除中間變量 x
湖北工程學院學報 2010年3期2010-01-15
- 單精度浮點加法器的ＦＰＧＡ實現
實現單精度浮點加法器的設計，通過分析實數的IEEE 754表示形式和IEEE 754單精度浮點的存儲格式，設計出一種適合在FPGA上實現單精度浮點加法運算的算法處理流程，依據此算法處理流程劃分的各個處理模塊便于流水設計的實現。所以這里所介紹的單精度浮點加法器具有很強的運算處理能力。關鍵詞：IEEE 754；單精度浮點；加法運算；FPGA中圖分類號：TP368.1文獻標識碼：B文章編號：1004—373X(2009)08—008—03
現代電子技術 2009年8期2009-06-25