一種基于多級維納濾波器的導航信號抗干擾自適應處理裝置

張超++李智+潘長勇

摘 要： 為了提高導航系統抗干擾性能，設計一種基于多級維納濾波器的導航信號抗干擾自適應處理裝置。該裝置通過將信號逐級投影到正交空間并濾波，避免了傳統維納濾波器中阻塞矩陣的求解，大大降低了算法復雜度，因此可以充分利用空時聯合濾波方法進行抗干擾處理?；贛atlab仿真，提出一種簡單高效的硬件實現方法。實驗表明，該裝置滿足導航信號處理實時性的要求，對于來向變化較為緩慢的干擾信號有著很好的抑制效果，并且利于采用FPGA等硬件實現。

關鍵詞： 衛星導航系統； 自適應抗干擾處理； 多級維納濾波器； STAP

中圖分類號： TN96?34； TP391.4 文獻標識碼： A 文章編號： 1004?373X（2015）22?0001?03

衛星導航系統在過去的幾十年內得到了飛速發展，其在軍事方面的作用已經無可替代，同時也在民用方面發揮巨大作用。然而導航衛星距離地球表面幾萬千米，導航信號接收機接收到的信號非常微弱，信噪比甚至只有-20 dB，很容易受到其他信號的干擾[1?2]?，F階段最有效的抗干擾技術莫過于空時聯合抗干擾技術[3?4]。通過天線陣列和時域延時抽頭，空時聯合抗干擾技術大大增加了陣列自由度，能夠形成更復雜的方向圖，對更多的噪聲產生抑制，擁有良好的抗干擾性能。然而，自由度的增加意味著復雜度的增加，比如采用維納濾波時的阻塞矩陣求解，就會耗費大量資源?；谙嚓P相減算法的多級維納濾波器利用信號的逐級正交投影降維，恰好能夠避免求解阻塞矩陣，從而實現空時聯合抗干擾的快速濾波[5?7]。

1 算法原理

空時聯合抗干擾技術采用M個陣元的天線陣列，并且在每一個陣元后設置N個延時抽頭。這樣理論上陣列能夠處理T=M×N維的接收信號。將這T路信號乘以不同的權值并最終相加，得到系統濾波的輸出結果。通過設置空時導向矢量，并求解接收信號的協方差矩陣，可以求得最優權矢量。然而以上方法中需要對接收信號的協方差矩陣進行求逆運算，對于維度為T的方陣，這樣的運算復雜度非常高，難以用硬件快速實現以保證系統實時性。相關相減算法多級維納濾波器（CSA?MWF）通過信號的逐級降維，大大降低了算法的復雜度。其結構如圖1所示。其中，X（k）為輸入的M維空時聯合復信號，k為對應采樣快拍數。本文中采用功率倒置算法，能夠很好地處理干擾功率遠大于目標信號功率的情況[8?9]，取導向矢量a（θ0）=[1，0，…，0]，則圖1中：

2 硬件設計

根據濾波器算法特點，在硬件設計方面，首先確定將裝置分成兩個硬件模塊：濾波器系數求解模塊和線性濾波模塊，如圖2所示。

在信號進入濾波器之前，首先需要進行希爾伯特變換產生復信號。

濾波器系數求解模塊連續的接收訓練序列，并利用設定長度的訓練序列求解濾波器系數，包括圖2中的hi和wi等。在求解完一組濾波器系數后，將其提供給線性濾波模塊以更新濾波器系數，與此同時濾波器系數求解模塊繼續接收訓練序列并進行下一組濾波器系數求解及更新。線性濾波模塊利用濾波器系數求解模塊更新的系數，連續地對輸入信號進行線性濾波。當且僅當濾波器系數求解模塊完成一組系數求解時，線性濾波模塊更新其系數。并且，線性濾波模塊的輸出信號速率等于輸入信號速率。

2.1 濾波器系數求解模塊設計

濾波器系數求解模塊周期性的接收訓練序列并進行濾波器系數求解，最終更新線性濾波模塊的濾波器系數。本文中采用滿秩處理，即濾波器級數為r=M-1。

由圖1可以看到，每一級求解模塊硬件結構均相同，只有輸入信號不同。所以可以設計單級濾波器硬件結構，配合寄存器及計數控制單元，將單級輸出信號作為新一輪的輸入信號，完成一種硬件的循環求解結構，如圖3所示。

圖3中，對于前向濾波，利用寄存器存儲每一級的計算結果，然后作為新的輸入進行下一級的求解；對于后向濾波也有相同結構。通過計數控制模塊，記錄當前求解級數及求解狀態，并控制下一級的求解。通過這種硬件結構，不僅能夠保存所有需要的濾波器系數，以供線性濾波模塊更新，更能夠節省很大的硬件邏輯資源，使得硬件結構更為簡單高效。

2.2 線性濾波模塊設計

線性濾波模塊周期性的從濾波器系數求解模塊更新濾波器系數，并按照信號輸入速率輸出濾波結果。在這種設計要求下，線性濾波模塊不能利用單級循環結構完成濾波，而是必須設計出每一級的濾波器結構。但是，由于不需要對濾波器系數進行求解，每一級濾波只是簡單的乘加，所以硬件結構仍然較為簡單。其具體結構如圖1所示，不同之處在于其周期性的更新濾波器系數，即h和w變量。

3 算法仿真

3.1 性能仿真

為了驗證算法性能，本文利用Matlab生成的隨機信號進行測試仿真?？紤]到Y型陣列具有更好的波束成形性能[10]，仿真采用4個陣元的Y型陣列，陣元間隔為半波長。

仿真中，利用隨機序列產生3個寬帶干擾信號，其來向角分別為：

[θ1=60°，φ1=-50°θ2=25°，φ2=-35°θ3=85°，φ3=-10°]

同時在接收信號中添加高斯噪聲，并且設定干擾?噪聲比（INR）為40 dB?？紤]到通常期望的導航接收信號功率非常小，可以達到信噪比-20 dB左右，所以性能仿真時并未添加期望信號。取10 000個快拍數的信號塊，并且取前200個快拍的信號作為濾波器系數訓練序列，用來求解濾波器系數。經過仿真，得到陣列輸入信號與濾波后輸出信號功率比為42.515 1?？梢钥吹?，通過CSA?MWF后，接收信號功率大大降低，這就意味著信號中占主要功率比例的干擾信號得到了有效抑制。

圖4位信號的功率譜密度，其中上曲線為輸入信號功率譜密度，下曲線為輸出信號功率譜密度。通過對比同樣能夠看到輸出信號功率降低了40 dB左右。

圖5為歸一化后的陣列方向圖。觀察可以看到陣列方向圖在干擾信號方向均形成了較深零陷，對接收信號中的干擾信號起到了有效的衰減。

3.2 定點仿真

在硬件編程實現該裝置前，需要通過Matlab進行算法的定點仿真。定點仿真一方面可以觀察將浮點數改為定點數后算法性能的下降情況，另一方面也能夠通過觀察數據大小進行硬件中變量位寬的設計，并進行合理的截位寬度選擇。仿真中采用實采數據，包含3個寬帶干擾信號，數據輸入為16位有符號整數?？紤]到算法流程中存在矩陣的乘加，所以將信號輸入及中間變量擴大到18位，并且對所有中間變量進行高位截位（即截取最高幾位，絕對值超過最大值的用截位后最大值表示）。同時，針對硬件無法較快完成的除法操作，建立18位除法索引表，通過查表的方式，犧牲內存資源，用乘法代替除法。除此之外，對算法流程中其他的細節同樣進行定點設計，并進行適當截位。取10組數據進行定點仿真，其中每組數據快拍數為2 041，訓練序列塊排數為256。分別仿真定點與非定點情況，并觀察濾波前信號與濾波后信號的功率比。表1為定點仿真結果。

可以看到，定點仿真后算法性能幾乎沒有下降，相比于浮點仿真，定點仿真結果僅降低0.1 dB以下。定點仿真為硬件結構的代碼實現提供了保障。硬件代碼最終將能夠真實反映定點仿真的結果。

4 結 語

本文提供了一種基于相關減法多級維納濾波器的導航信號抗干擾自適應處理裝置，并通過原理介紹、算法仿真以及最終的硬件結構設計給出了具體分析及實現方案?？梢钥吹?，本文所述裝置不僅充分利用了空時聯合濾波技術的優點，對方向變化緩慢的噪聲有很好的抑制作用，同時也能夠避免較高的算法復雜度，保障裝置的實時性。不僅如此，利用單級硬件結構配合寄存器實現循環求解濾波器系數，也能夠節省一部分硬件資源。綜上，本文所述裝置是一種性能較好的導航信號抗干擾自適應裝置。

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