一種多核SoC的復位管理系統設計

張躍玲，趙忠惠，白濤，汪健，張瑾

(北方通用電子集團有限公司 微電子部,蘇州 215163)

?

張躍玲，趙忠惠，白濤，汪健，張瑾

(北方通用電子集團有限公司 微電子部,蘇州 215163)

設計了一種適用于多核SoC系統的低功耗上電復位電路，并根據冷復位、暖復位、看門狗復位、軟件復位等復位源的類型設計了一種多核SoC系統的復位管理電路。復位管理電路提供了多核SoC系統處理器、片上總線及片上各個IP模塊的復位信號，并都進行了相應的異步復位、同步釋放處理。結果表明，設計的多核SoC系統的復位管理電路能夠正確控制SoC芯片復位及復位釋放后的多核SoC系統正常運行。

多核SoC系統；復位管理電路；上電復位；異步復位

引 言

隨著大規模集成電路技術的發展，內嵌多個微處理器核的大規模SoC系統芯片漸漸成為集成電路設計的主要方向。而大規模多核SoC系統中的復位管理電路控制著SoC系統內部的邏輯功能和一定的時序關系，影響著片上多核SoC系統能否正常工作，是大規模多核SoC系統的關鍵部分。復位管理電路是多核SoC芯片重要基礎組成部分，處理的合理與否直接影響整個電路的性能，也是大規模SoC系統電路能夠正常工作的關鍵。復位管理電路負責為多核SoC系統和系統中的各模塊IP提供相應的復位信號，控制著整個系統及片上IP的工作。而在復雜的SoC系統中，復位信號源的類型通常有1個或更多，送入復位管理電路模塊的外部復位信號源多數為異步信號，如果處理不當，會引起亞穩態信號傳播，導致系統不能正常運行。

本文介紹了一種內嵌多個DSP處理器核的SoC系統中的復位管理電路，該復位管理電路設計主要受冷復位、暖復位、調試復位、看門狗復位等復位源的影響控制，是一種復雜的多核SoC復位控制電路。此復位管理電路通過有效合理的設計方法能夠處理各種復位源信號之間的關系及釋放順序，產生控制多DSP處理器核的SoC系統及內部邏輯、系統總線和內部其他IP模塊的復位信號，并能夠正確合理地復位及控制復位釋放。

1 復位源設計及處理

復位管理電路是為SoC片上系統提供復位結構和層次、啟動流程和復位結果的電路模塊。設計的SoC系統的復位管理電路主要支持的復位類型為冷復位、暖復位、調試復位、看門狗復位、軟件復位等復位源類型，各種復位源的復位功能如下：

冷復位——復位整個芯片所有邏輯；

暖復位——復位整個芯片邏輯，但不包括4個DSP的調試電路；

調試復位——僅復位4個DSP的調試電路；

看門狗復位——功能與暖復位相同；

軟件復位——由軟件寫操作觸發，處理器核及所有外設模塊都支持單獨的軟件復位。

1.1 冷復位(上電復位)

冷復位即為上電復位引腳(POR)，可以復位所有SoC內部邏輯及模塊，影響所有復位域。在多核SoC系統中設計了一種片內上電復位電路，用于芯片上電時進行系統復位，能夠在SoC系統開始供電的時候提供一個復位信號，以確保整個系統從一個確定的狀態啟動。

設計的上電復位電路如圖1所示，包括帶隙基準、比較器電路、上電控制電路。其中帶隙基準源產生一個不隨溫度、電源電壓和工藝變化的穩定電壓，該電壓與通過電阻(R1、R2和R3)分壓產生的電平通過比較器比較，比較器輸出電平控制電容C0充電，滿足復位電平要求。在電源上電初期，比較器的工作點尚未建立，易發生誤動作，上電控制電路的控制使電源在較低值下，電容電壓恒為0，通過回差的設計可以防止電源上電期間的抖動，最后整形電路整形輸出上電復位信號NPOR。

圖1 上電復位電路

上電復位電路中，設計了一種nA量級極低功耗的電流偏置電路如圖2所示，電路中不含有電阻，且帶隙電壓和偏置電流均與MOS管的閾值電壓無關，帶隙基準、比較器和上電控制電路均采用此技術。

偏置電路啟動電路由M19、M20、M21、M22、M23、M24、M25、M26、M27組成。它幫助高穩定電流源發生電路脫離簡并點而正常工作，高穩定電流源發生電路為其他電路模塊提供偏置電流。電源開始上電，M25的柵壓為低，M25導通，M27的柵壓逐漸升高；當M27導通后，VA被拉低，VB變低，M1的柵源電壓升高，MR導通，電流源電路和PTAT電壓產生電路開始工作。當M1的柵源電壓穩定后，M26導通，M27關斷，VA、VB、VC、VD各點電壓值由自身工作點決定。

nA量級高穩定電流源產生電路由電流源電路、與絕對溫度成正比的PTAT電壓產生電路和偏置電路組成。當MOS管工作在亞閾值區且其源漏電壓大于0.1 V時，其電流表達式為：

(1)

(2)

M5、M6、M7、M8、M9、M10、M14、M15和MR組成電流源電路。設MR的電流為IR，柵源電壓為VGSR，源漏電壓VDSR，則有：

(3)

(4)

(5)

由于式(5)中不含VTH項，可以改善VTH對IR的影響?？紤]載流子遷移率的溫度特性,μ=μ0(T0/T)m，m為常數約1.5。由以上公式推導可知：

(6)

其中，IR0為與溫度無關的常數。由上式看出，IR是僅與溫度成正比，與工藝參數幾乎無關的高穩定電流。

1.2 暖復位

暖復位即為暖復位引腳(RST)，其低電平有效，外部暖復位信號來自外部按鍵信號，由于容易引發抖動和受外部毛刺信號影響，需要進行去毛刺和同步處理。在此多核SoC系統設計的復位管理電路中，使用數字電路設計中常使用的觸發器級聯完成濾波功能，實現防抖動、去毛刺的功能。

1.3 看門狗復位

在多核SoC系統內部設計了看門狗電路，用于檢測微處理器核的運行情況，當出現程序跑飛或微處理器故障時，看門狗電路能夠發出中斷或復位信號。

設計的看門狗復位源電路原理框圖如圖3所示。

圖3 看門狗原理框圖

圖4 復位管理模塊結構框圖

看門狗電路的復位由復位管理模塊控制，外部暖復位請求或上電復位均能引起復位管理模塊復位看門狗電路?？撮T狗電路工作時，通過檢測喂狗信號控制內部計數器；當開啟看門狗模塊功能時，如果出現喂狗異?；蛱幚沓绦虍惓r，看門狗模塊會發出中斷或復位請求信號?？撮T狗電路內部計數器出現第一次溢出，在使能中斷功能情況下，發出中斷信號；在計數器出現第二次計數溢出時，發出復位信號?？撮T狗復位模塊復位請求信號是一個高電平有效的復位信號并送至復位管理模塊，看門狗復位信號送至復位管理模塊內部需要先用復位管理模塊的時鐘作同步處理，防止亞穩態問題。

由于設計的多核SoC系統內嵌4個DSP處理器，片上設計4個結構和功能相同的看門狗模塊。4個看門狗電路產生的復位請求信號都送至多核SoC系統的復位管理模塊，復位管理模塊對4個看門狗復位請求信號作相同處理，功能與暖復位一致，任意看門狗復位請求都會引起復位管理模塊除調試復位外的其他邏輯復位。

1.4 軟件復位

由軟件寫操作觸發引起IP模塊、片上總線、處理器核的復位，軟件復位即通過微處理器核配置SoC系統片上的復位控制器，對片上微處理器核、片上總線、IP模塊進行復位和復位釋放。在此多核SoC系統中的復位管理模塊分配復位控制管理寄存器的地址，并在復位管理電路中進行邏輯控制設計，可通過配置復位寄存器的值來實現片上SoC系統的軟件復位功能。在此系統設計中，對SoC系統內的微處理器核和IP模塊分配復位控制寄存器進行了軟件復位管理。

2 多核SoC系統復位管理

復位管理模塊主要完成整個電路的復位時序管理，設計的復位管理電路應用于控制內嵌多個處理器核的SoC系統中。設計的多核SoC系統包含處理器核、片上總線，以及各IP模塊；產生的復位信號需要有效地控制處理器核、片上總線，以及連接在片上總線的各個高速、低速IP甚至整個多核SoC系統。復位管理模塊結構框圖如圖4所示，其中復位管理模塊的復位源請求集中來自硬件、看門狗定時器、JTAG控制器和軟件的復位，復位管理模塊產生的復位信號能夠驅動每個模塊和系統的復位，是設備安全系統的一個集成部分。

SoC系統的復位管理電路設計方案簡圖如圖5所示，主要是由外部復位請求、上電復位請求、看門狗復位以及通過配置寄存器產生的軟件復位控制而產生；復位管理模塊產生了全局復位信號(如圖中的rstn)和每個微處理器核及模塊IP需要的復位信號。全局復位信號控制著每個微處理器核、片上總線及其他各個IP模塊。當全局復位信號釋放后，需要經過每個模塊部分的相應時鐘同步后釋放，才能送至相應模塊，這樣可防止亞穩態的產生和傳播(如圖中rstn信號，這里只做了簡要圖示，實際電路中需要用每個模塊的時鐘同步)。另外全局復位信號和配置寄存器產生的軟件復位控制著微處理器核和IP模塊的復位，圖5中dspn_rstn為設計的SoC內部復位管理模塊控制微處理器核的復位信號。

圖5 SoC的復位管理電路設計框圖

外部復位、上電復位、看門狗復位都需要經過用復位電路使用的時鐘進行同步和除毛刺處理，三者經過與門后控制復位管理電路內部的復位定時器的復位端；外部復位、上電復位以及看門狗復位任一復位請求信號，均會使全局復位信號rstn拉低，并引起復位內部定時器復位清零。當外部復位、上電復位及看門狗復位都解除后，復位定時器的復位解除，復位管理模塊的復位定時器開始計數，設計為內部復位計數器計數到定值(一般是大于處理器核的復位喚醒需要的時間)，計數器停止計數并保持定值，釋放全局復位信號使rstn拉高。

處理器核可通過配置相應的復位控制寄存器，關閉和開啟相應模塊復位信號，當配置復位控制寄存器為1時，每個模塊復位釋放，處于正常工作狀態；當配置復位控制寄存器為0時，使相應微處理器及IP模塊復位，關閉復位寄存器控制的微處理器核及IP模塊。另外整個SoC系統及各個IP模塊都采用異步復位、同步釋放的復位管理模式，這樣減少了采用同步復位的資源消耗，也減少了大的系統中異步復位產生的亞穩態狀態的發生，使大的數字系統電路穩定工作。上電復位、看門狗復位、外部復位和產生的全局復位及處理器核的復位信號時序關系如圖6所示。

圖6 復位源與產生的復位時序示意圖

3 測試結果

設計的多核SoC系統采用標準的SMIC 0.13 μm工藝已完成流片，并在測試基板上進行了流片后芯片的測試。為了更好地測試復位信號，芯片設計中已引出某個微處理器核(DSP0)的復位信號(復位寄存器默認值狀態下和全局復位信號一致),引到I/O端口為測試信號。

測試驗證看門狗復位的正確性，測試結果顯示，當及時喂狗時，全局復位測試信號保持高電平狀態，當未及時喂狗時，測試全局復位信號出現一段時間低電平輸出信號，如圖7所示。深色代表引到多核SoC芯片 I/O端口的看門狗復位請求信號，淺色代表全局復位信號?？梢娍撮T狗復位出現高電平引起全局復位為低，并保持一定時間后重新釋放。

外部暖復位引腳輸入端輸入一個復位信號，使用示波器觀察復位輸出信號端是否也相應地產生復位輸出信號。從圖8中可以看出，外部暖復位信號為低，引起復位電路為低(深色通道為SoC內部引至端口的處理器核復位信號，淺色通道為外部復位信號)。

圖7 看門狗復位引起的全局復位

圖8 外部復位功能測試波形

在電源上電過程中，上電復位使處理器核或者系統的全局復位信號有起始低電平狀態，在上電過程中，WDT復位和外部暖復位為無效復位狀態，只有上電復位受影響，并設計需要初始的復位低電平信號。電路的上電復位與電源電壓的關系如圖9所示，測試表明上電復位信號(2通道)與外部電源(1通道)關系符合設計要求，功能正確。

圖9 上電復位測試波形

在4個DSP的SoC系統調試界面，配置控制DSP和IP的寄存器，觀測DSP和IP的測試信號，以對測試引腳的DSP的復位信號進行測試。在DSP界面配置*(int*)0x4000 2000=0x0000 0000；配置DSP0的復位控制寄存器為0，DSP0復位，測試引腳信號圖略——編者注，可以看出配置DSP0的寄存器為0，引起DSP0的復位引腳信號拉低為低電平。

結 語

本文基于一個內嵌多個DSP微處理器控制的SoC芯片的設計與實現項目為基礎，介紹了一種大規模多核SoC系統的復位電路設計。設計了多核SoC芯片上電復位電路， 并結合其他復位邏輯控制完成整個復位管理電路的設計。設計的多核SoC芯片成功流片后，在設計的PCB基板上測試了SoC芯片的復位相關信號，驗證了上電復位、看門狗復位、外部復位、軟件復位對復位管理電路的影響。結果表明，設計的復位管理電路能夠提供SoC芯片內部需要的所有復位信號，正確控制SoC運行，能夠控制多核SoC正確復位和復位釋放后的SoC正常工作。

[1] 孫國志,寧寧,張弛.一種片上系統復位電路的設計[J].電子技術應用,2012,38(12):32-35.

[2] 司煥麗,胡楊川.一種適用于SoC的時鐘復位管理電路設計[J].通信技術,2013,46(12):104-106.

[3] 張紅莉,高明倫,徐諾.一種基于比較器的新型片內上電復位電路的實現[J].中國集成電路,2004(8):31-35.

[4] 劉迪軍.超大規模集成電路設計中的復位電路設計[C]//中國通信集成電路技術與應用研討會,2007.

[5] 姜超.SoC系統的時鐘和復位電路[D].上海:復旦大學,2005.

[6] 周垚.SoC芯片中低功耗線性穩壓器和上電復位電路設計[D].南京:東南大學,2011.

張躍玲(設計師)，主要從事數字集成電路及大規模SoC設計。

Zhang Yueling,Zhao Zhonghui,Bai Tao,Wang Jian,Zhang Jin

(R&D Center in Suzhou,214 Institute of China North Industries,Suzhou 215163,China)

A low-power power-on reset circuit for the multi-core SoC is designed,and a reset management circuit is designed also according to the types of cold reset,warm reset,watchdog reset,software reset and so on.The reset management circuit provides a multi-core SoC system processor,on-chip bus and the reset signal of each IP module,and all of the corresponding asynchronous reset,synchronous release processing.The experiment results show that the designed reset circuit can supply the reset signal in the multi-core SoC and make the SoC work normally.

multi-core SoC system;reset management circuit;power-on reset;asynchronous reset

TN432

A

?士然

2016-06-20)