集成電路的ESD防護關鍵技術

摘要：生產過程中普遍存在靜電放電（ESD）的現象，靜電放電會使集成電路失效，影響電路使用的可靠性，因此ESD保護電路在集成電路設計中占據重要的地位。本文主要分為三個部分：第一部分闡述了靜電放電的失效模式和失效機理，第二部分對ESD基本防護器件進行了論述，第三部分是分析了微波混合集成電路的SCR防護技術。最后對本文進行了總結。

關鍵詞：集成電路；靜電放電；關鍵技術

當今科技發展迅速，尤其在電子信息技術領域。對集成電路來說，在過去的幾十年里，集成電路技術得到了飛速的發展，集成電路的工藝尺寸在不斷地縮小，新型材料也逐漸運用到集成電路中來，但是，與此同時，這也給集成電路的發展帶來了許多負面的影響，例如，ESD保護器件的設計變得越來越困難，芯片保護電路的設計也變得越來越困難。然而，電子產品在我們平時的生活中扮演者越來越重要的角色，手機、電腦、電視等電子產品里面的IC芯片也越來越多。所以ESD保護電路的設計的意義重大，直接關系到芯片產品的穩定性，關系到人們生活質量。

一、ESD失效模式和ESD失效機理

一般情況下，ESD失效主要有兩種模式：硬失效和潛在性失效。

1.硬失效

硬失效是指器件性能突然失效，芯片輸入輸出完全出錯，整個產品不能正常工作，器件功能完全喪失，追溯到其失效表現可分為以下三類：

（1）半導體熔化

ESD引起PN結短路是常見的失效現象，當大電流流過PN結時，PN結處產生大量的焦耳熱，當熱量不能及時釋放時，PN結的溫度會很高，當溫度繼續升高到達硅的熔點時，硅就開始融化，使局部鋁-硅熔融生成合金釘穿透 PN 結，這就是半導體熔化，最后導致芯片不能正常工作。

（2）氧化層擊穿

電子器件失效最主要的失效方式是氧化層擊穿引起的MOS管失效，這是由于靜電場臨界擊穿場強被其氧化層中的場強超過，從而產生氧化層穿通效應，使得集成電路的柵氧化層越來越薄。這種情況更容易在有針孔缺陷的氧化層發生【1】。

（3）薄膜熔化

芯片在發生靜電放電時，大電流通過芯片上各種以膜的形式生長的互連線。當大電流引起的功率大于各薄膜互連的功率密度極限時，就會使薄膜因為溫度過高而燒毀，從而使得器件無法正常工作。

2.潛在性失效

潛在性失效是指芯片在靜電量存儲較低并且存在靜電放電回路的情況下，雖然靜電放電通過芯片的電流量有限，但是芯片在受到不能完全使器件失效的靜電應力或者多次受到這種應力后，器件會有輕微的內部損傷。隨著這種損傷的逐步累積，器件的各種性能參數也會逐步劣化。然而潛在性失效在電子產品失效損失中占據90%，很難被檢測出來，使器件的可靠性降低，從而造成巨大的損失。

二、ESD基本防護器件

ESD基本的防護器件的種類繁多，本文主要分析二極管、MOSFET、電阻這三種器件。

（一）二極管

二極管因為結構簡單成為最常見的防護器件。二極管用于ESD防護時有正偏特性和反偏特性這兩種不同的用法。當二極管用于ESD防護時，在正偏時，由于二極管沒有回滯現象，而靜電放電在二極管沒有回滯特性的情況下不能被檢測，因此二極管中ESD防護是采用軌到軌的策略防護的【2】。因此，使用正偏特性工作的二極管是非常理想的ESD防護器件。但二極管反偏時，雖然也沒有回滯現象，但是二極管工作在雪崩擊穿區域，導通電壓必須大于雪崩擊穿電壓，此時的電阻非常大，二極管是無法承受巨大的ESD電流。

（二）MOSFET

集成電路CMOS中的NMOS和PMOS是ESD保護電路設計重要的兩種器件。它們被廣泛應用于ESD保護電路是因為與業界主流的CMOS工藝兼容，并且非常符合ESD器件所需的電學特性。MOSFET用于ESD防護電路時的工作模式主要可以分為兩種：一種是表面導通模式，另一種是橫向三極管導通模式【3】。

（三）電阻

電阻是最常見最簡單的電子器件，它也可用于ESD防護。ESD防護中主要用到的電阻大多是N型阱電阻。

三、微波混合集成電路的SCR防護技術

集成電路ESD保護電路形式多樣，微波混合集成電路的工作頻率，電路形式具有一定的代表性。通過分析該電路來提煉通用的設計方法和經驗。

（一）微波混合集成ESD保護電路特點

混合集成電路ESD保護的原理：把i/o鉗位在足夠低的電平來避免介質的擊穿，同時利用利用低阻抗電流旁道通路消除ESD脈沖。

對保護電路的體積和復雜度要求是微波混合集成電路設計的難點?；旌霞呻娐返姆庋b體積非常小，內部空間狹小，而內部電路已經占據了很大的空間，如果ESD保護電路體積過大就無法集成到微波混合集成電路內部。

微波混合集成電路中核心有源器件以及MOS電容等半導體器件均屬于靜電敏感器件。

（二）微波混合集成ESD保護電路特點

微波混合集成電路的ESD保護電路設計要結合實際情況，綜合考慮電路的工作頻率，工作電壓，工作電流和電路組成進行設計。與常規保護電路相比，混合集成電路ESD保護電路的設計應該具有靜電放電保護電路設計的特點，需要進一步具體分析。

四、結論

隨著電子產業以及集成電路的蓬勃發展，電子產品的可靠性的要求越來越高，對ESD保護電路的設計的要求也變得越來越高。然而電子元器件的尺寸逐漸縮小，電路集成度也逐漸提高，使得靜電放電對集成電路的破壞日益嚴重，ESD成為衡量集成電路可靠性的重要指標。本文對重點研究了集成電路的ESD防護關鍵技術，通過本課題的研究，大大提高了自己的理論水平以及集成電路抗ESD能力和電路薄弱環節的認識。

參考文獻

[1] Chen，S.H. and M.D. Ker，Optimization on MOS-Triggered SCR Structures for On-Chip ESD Protection. Ieee Transactions on Electron Devices，2009.56（7）：p. 1466-1472 .

[2] 王翠霞，許維勝，余有靈，吳啟迪，范學峰.CMOS集成電路中ESD保護技術研究[J].現代電子技術. 2008（08）.

[3] 王猛.集成電路中的ESD保護[J].電子工藝技術. 2005（02）.

作者簡介：陳雨露（1998年8月23日），女，漢族，籍貫：浙江省臺州市三門縣學歷：本科，研究方向：集成電路。

（作者單位：浙江大學城市學院）