基于cascode結構的Ka頻段CMOS功率放大器設計

甄建宇 陳娜

摘? 要：文章通過分析共源共柵功率放大器的基本原理，提出了一種新穎的基于cascode級間電路結構，通過優化電路級間的阻抗匹配的設計思路。同時采用55 nm RF CMOS硅基工藝設計并制作出一款工作于Ka頻段的功率放大器。與傳統的CMOS功率放大器相比，具有高增益、低功耗、高功率等特點。經過實物加工及裸片測試，結果表明設計的功率放大器在工作頻率為27～32 GHz時，小信號增益為19～20 dB，輸出1 dB壓縮點為12 dBm，最大飽和輸出功率為15 dBm，最大功率附加效率為21.5%，該放大器芯片尺寸為780 μm×710 μm。

關鍵詞：功率放大器;共源共柵;CMOS

中圖分類號：TN722 文獻標識碼：A ? 文章編號：2096-4706（2021）05-0060-04

Design of Ka Frequency Band CMOS Power Amplifier Based on cascode Structure

ZHEN Jianyu1，CHEN Na2

（1.The 13th Research Institute of China Electronics Technology Group Corporation，Shijiazhuang? 050051，China;

2.CEIEC，Beijing? 100036，China）

Abstract：By analyzing the basic principle of cascode power amplifier，this paper proposes a novel design idea based on cascode interstage circuit structure，which optimizes the impedance matching between circuit stages. At the same time，a power amplifier working in Ka frequency band is designed and manufactured by using 55 nm RF CMOS silicon based process. Compared with the traditional CMOS power amplifier，it has the characteristics of high gain，low power consumption and high power. After physical processing and wafer testing，the results show that the power amplifier designed in this paper has a small signal gain of 19～20 dB，an output compression point of 1 dB of 12 dBm，a maximum saturated output power of 15 dBm，a maximum power additional efficiency of 21.5%，and a chip size of 780 μm×710 μm when the operating frequency is 27～32 GHz.

Keywords：power amplifier;cascode;CMOS

0? 引? 言

由于采用硅基CMOS工藝生產的器件具有低成本、高集成度的特點，對于使用該類器件研發的通信設備來說，體積得以大幅縮小，生產成本也得以大大降低，因此硅基CMOS器件的研發越來越受重視。隨著我國無線通信技術及相控陣雷達的高速發展，總體針對設備小型化、輕量化以及多功能化的需求越來越迫切，要求也越來越高。硅基電路以其性能和集成度的優勢備受青睞，在很多無線設備應用中發揮著不可替代的作用。其中作為關鍵器件的CMOS射頻功率放大器，特別是在Ka頻段的應用前景變得更加地廣闊，市場對該頻段的功率放大器性能的要求也愈加嚴苛。

共源共柵（cascode）結構是一種設計功率放大器常用的電路結構。該結構可以有效地提升功率放大器的耐受電壓，從而達到提高功率放大器輸出功率的效果。cascode結構是采用共源放大器與共柵放大器直接級聯的方式，使得最終設計出的功率放大器具有較高的反向隔離度以及更高的穩定性。但是由于功率放大器的反向隔離度以及穩定性受器件本身寄生參數的影響，因此在采用cascode結構設計功率放大器時，電路級間的阻抗匹配問題需要特殊考慮。部分文獻[1]中也提出了各種優化cascode電路級間匹配的思路，從而達到提高功率放大器的增益、效率以及擴展工作帶寬的目的。

本文通過對cascode功率放大器結構的基本原理進行研究，提出了一種新穎的級間匹配電路結構。具體的方法是采用電感-電容并聯到地的方式，與器件的寄生參量共同形成一個阻抗匹配網絡，從而達到提高功率放大器在工作頻帶內帶內平坦度的目的，最終使得采用了上述結構的功率放大器在相對較寬的工作頻帶內實現了高增益、高功率的設計指標。與傳統結構的功率放大器相比，采用上述方法所設計出來的功率放大器性能更優，具有更加廣闊的應用前景。

1? Ka頻段CMOS功率放大器的設計

1.1? cascode放大器的基本原理

cascode放大器結構由于采用了兩層晶體管堆疊級聯的形式，使其具有一個重要特性，即該結構的輸出電阻很高。在忽略掉共柵晶體管的背柵效應的影響下，cascode放大器結構的小信號等效電路如圖1所示。

cascode放大器除了具有輸出阻抗高的固有特性，其電壓增益也相對較高，因此可以通過提高放大器的耐受電壓，達到提高放大器輸出功率的目的。

1.2? 電路拓撲設計

采用cascode結構放大器的電路中，共源級晶體管M1的漏極和共柵級晶體管M2的源極與地之間各有一個旁路寄生電容，如圖2所示。CSG1為晶體管M1漏極對地寄生電容，CSG2為晶體管M2源極對地寄生電容，它們的存在給放大器帶來額外的失配損耗，寄生參數的存在，很大程度上惡化了功率放大器的增益以及放大器輸出功率[5]。因此，采用傳統cascode結構的功率放大器為了提高其輸出功率，往往解決方法是進一步增加該放大器的功耗，但是這樣卻帶來了放大器效率降低的問題。

從圖1中可以看出，cascode放大器的輸出阻抗主要是由兩部分構成，一部分為共柵級晶體管本身的輸出阻抗，另一部分為其源端的共源級晶體管的負反饋阻抗[2，3]。通過理論分析，可以得出該結構的輸出阻抗為：

Rout=[1+gm2ro2]ro1+ro2? ? ? ? ? ? ? ? ? ? ? ? ? （1）

當gm2ro2?1時，從式（1）中可以近似得到Rout≈gm2ro2ro1。從而可以看出，通過共柵級晶體管的作用，cascode放大器結構的輸出阻抗相比于共源級放大器結構的輸出阻抗擴大了gm2ro2倍[4]，由于共柵級晶體管的源極到漏極電流增益不變，所以整體結構的跨導為gm1，那么cascode放大器的電壓增益可以表示為：

Av=-gm1Rout=-gm1gm2ro1ro2? ? ? ? ? ? ? ? ? ? ? （2）

針對本文設計的Ka頻段cascode結構功率放大器，由于該功率放大器的工作頻率相對較高，器件的寄生參數對功率放大器本身的影響會更加的嚴重。因此，為了得到功率放大器的高增益、高功率以及低功耗性能，改進的方法是通過在兩個晶體管級聯處增加一個“電感-電容”并聯到地的支節電路，與器件的寄生電容共同形成了一個匹配網絡，通過對器件參數的調整，實現優良的級聯匹配。改進后的cascode結構如圖3所示。采用了如圖3所示的“電感-電容”支節電路的功率放大器，其電路指標與傳統結構的功率放大器相比較，具有較高增益、較高功率、較低的功耗以及更優的帶內平坦度。

在毫米波CMOS功率放大器的設計中，由于提供給器件使用的電壓較低，如果采用多通道功率合成的方式增大功率，則需要很大的電流，從而會導致器件的寄生參數對放大器性能的影響更為嚴重?？紤]到上述因素，本文設計采用兩級各兩層堆疊的cascode結構，并加入改進的級間匹配網絡，在保證前后晶體管的正常工作電壓的同時，降低由阻抗變換帶來的影響，最終設計的放大器電路原理圖如圖4所示。為了實現增加放大器工作頻帶帶寬，同時提高帶內增益平坦度的目的，在不影響整個放大器輸出功率的前提下，位于前級的cascode結構引入電容-電阻負反饋結構。該結構也有利于提升整個電路的穩定性。在設計中綜合考慮放大器功率及增益等因素，對末級晶體管柵寬大小進行了優化，最終確定的末級NMOS的總柵寬為176 μm，飽和電流可以達到40 mA，可以提供相應的功率能力。

1.3? 版圖設計及電路制作

本文設計采用cascode結構運用到Ka頻段CMOS功率放大器的電路設計，通過國內某專用仿真軟件進行放大器的原理圖設計及版圖驗證工作，無源器件版圖的EM仿真采用某三維電磁場軟件進行，本文中芯片所用55 nm RF CMOS工藝共有8層金屬可供走線，上面兩層金屬較厚，方阻較小，比較適合用作低損耗的射頻走線[6-8]，射頻信號的傳輸采用共面波導及微帶線結構，直流偏置電路采用了電阻線性分壓的方式提供，放大器電路電源電壓為2.5 V。通過合理的改進傳統cascode電路拓撲，并對輸入、輸出以及級間匹配網絡進行深入優化，最終達到了高增益、高功率、低功耗的設計指標。電路仿真結果表明，上述結構的功率放大器在工作頻率為27～32 GHz內，小信號增益為21.5～22.5 dB，輸出1 dB壓縮點為12.5 dBm，最大飽和輸出功率為15.5 dBm，最大功率附加效率為22%，動態工作電流為56 mA。達到了預期的設計目標值。最終將其加工成芯片，實物照片如圖5所示，整個芯片面積為780 μm×710 μm。

2? 實驗結果

本文采用了Cascade Microtech探針臺和矢量網絡分析儀組成的微波測試系統對放大器實物進行裸芯片測試，最終的測試結果為：在工作頻帶27～32 GHz內，電路小信號增益為19～20 dB，最大飽和輸出功率為15 dBm，最大功率附加效率為21.5%，輸入、輸出端口回波損耗均小于-15 dB。動態工作電流測試結果為59 mA。芯片最終的測試曲線如圖8所示。

通過對功率放大器芯片的實測數據與電路仿真數據進行比對分析，得出的結論是本文設計的功率放大器在小信號下增益的實測值與仿真值偏離2～3 dB，功率相差0.5 dB，實測效率比仿真效率低1～2個百分點，端口駐波良好。整體的測試數據與仿真數據相近，增益偏差略大，分析造成這一問題的主要原因可能是由于加工實物中的電感及射頻走線的損耗相比于仿真電路中電感及射頻走線的損耗較大所導致的。

3? 結? 論

本文針對無線通信對高集成度、低成本、高性能的功率放大器的應用需求，成功研制了一款工作頻段為27～32 GHz的CMOS功率放大器，與傳統的CMOS功率放大器相比，實現了高增益、低功耗以及高功率的性能指標。本文設計中采用了兩級各兩層堆疊的cascode結構，前級引入了負反饋技術提高了放大器的帶內平坦度，增強了電路穩定性。電路的測試結果與仿真結果符合較好，反映出本文所使用的新型結構及電路設計方法的正確性。該款硅基功率放大器對以后工作頻段為Ka頻段的電路設計起到了指導性的作用，為后期該頻段的硅基高頻、寬帶多功能芯片的集成開發奠定了基礎。本文設計的放大器在寬帶設計上仍有一定的提升空間，下一步的工作主要是將其頻段拓展到整個Ka頻段帶寬中，并在模型的仿真準確度上做進一步工作。

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作者簡介：甄建宇（1987—），男，漢族，河北張家口人，工程師，碩士研究生，研究方向：微波毫米波集成電路設計。