基于高密度計算的多核處理器電力芯片低功耗設計系統

匡曉云，黃開天，楊祎巍

（南方電網科學研究院，廣東 廣州 510663）

電子系統結構不斷向復雜化、一體化發展，電子系統設計技術的困難程度不斷提升。在多核處理系統應用前，數據高速計算與復雜性功能操作無法有效結合，多核處理技術為此提供了相應的解決方案，并成為構建高性能處理器的重要手段。

不少研究學者針對多核處理器電力芯片低功耗特征進行系統設計，文獻[1]綜合敘述多核處理器芯片的功能及特點，應用不同的芯片處理技術調整芯片的安裝參數，加強整體系統處理，構建多核架構，根據芯片的動態功率峰值分析芯片能耗，在研究處理器與芯片相關性的基礎上記錄能耗信息，有效獲取系統設計數據，但獲取的參數可靠性較低。文獻[2]分析了多核處理器連接口處的芯片系統設計特征，通過數據直傳端口解析芯片存儲器結構，提出具有自主共享功能的系統設計操作。在闡述系統接口的不同協議層功能后構建芯片能耗模擬平臺，有效獲取芯片低能耗數據，驗證整體系統設計的正確性，實現系統設計測驗，但該方法在系統設計的過程中對芯片的結構處理不到位，無法加強系統內部芯片間的聯系，影響系統設計的精準度。

為此，針對以上問題，該文設計了一種基于高密度計算的多核處理器電力芯片低功耗系統。

1 多核處理器電力芯片低功耗結構設計

1.1 存儲器層次結構設計

多核處理器系統程序操作很大程度上依賴內部存儲系統的數據傳輸性能，為此在進行多核處理器電力芯片低能耗結構設計的初始階段，需要分析系統內部存儲器層次結構設計操作，引入高密度分析，設置存儲公式為：

式中，L表示存儲參數；y表示系統存儲空間數據；P表示存儲準則；x表示存儲數據數量；Pμ表示涉及本地信息的存儲數據；xμ表示經過初始處理的存儲數據[3-4]。

根據獲取的存儲參數調整系統內部存儲層次結構，當存儲系統收到相應數據信息指令時，將自動發射請求接收指令，同時生成一個請求字段數據塊，該數據塊內部存儲指令會延遲信號。當請求指令無法傳輸至中心管理系統時，字段數據塊將自動發射延遲信號，避免數據輸送錯誤[5]。

存儲器層次結構如圖1 所示。

圖1 存儲器層次結構

觀察圖1 可知，由于不同傳輸速度的處理器將影響內部存儲系統的數據輸送效果，該文設置存儲墻阻隔與數據傳輸信息特征不相符的數據信息，避免因內存性能差異造成的信息存儲位置偏差[6-7]。匹配系統中心存儲結構與層次結構裝置，不斷調整主存儲器與CPU 寄存器之間的關系參數，改善數據緩存速率，執行外部數據接收傳輸指令，降低數據冗余程度[8]。若存儲空間內部的數據被重復使用，根據多核處理器的數據工作平臺調整計算模型，加速信息之間的傳遞，實現存儲器結構層次設計。

1.2 系統控制協處理器單元設計

系統控制協處理器單元主控中心為處理器提供所需的指令執行環境，在進行數據傳輸與控制的過程中調整控制位置，及時轉化數據編碼，將無關數據隔離在主系統外，避免無關數據對處理器單元設計的影響。處理器結構如圖2 所示。

圖2 處理器結構

觀察圖2 可知，處理器在將虛擬數據地址轉換為實際數據控制地址后訪問中心管理空間，向主線單元發射系統控制信號，訪問內部數據傳輸軌跡[9]。

當處理器同時選用頻率固定的警報系統時，通常選取程序執行性能衡量公式檢驗處理器的控制性能，其公式如下：

式中，K表示處理器控制性能數據；CPI表示指令警報裝置的響應周期；f表示裝置響應頻率；d表示系統控制總時長[10-11]。

在系統控制協處理器中流水線裝置負責控制信號收發操作，系統內寄存器將收集的信號輸出為物理地址并轉存至處理器內部，在輸入額定電力芯片數值后分析信號來源，追蹤來源通道的信號發射位置，完成處理器設計[12]。

1.3 AHB 總線與時序

AHB 總線系統主要由主從模塊和控制選擇模塊構成，不同的模塊對應多核處理器內部的不同子處理系統[13-14]。主模塊通過系統內部總線發出讀寫控制信號，從模塊接收控制信號并響應數據信息。由于相同時刻只能存在一種總線模塊，為此在進行數據傳輸的過程中需加強對模塊數據傳輸的調整力度，加強主模塊對設備的總體控制權，構建模塊控制公式：

控制選擇模塊主要由譯碼器和仲裁器構成，仲裁器根據指定的仲裁標準判斷不同設備發出的總線控制請求，主系統對設備具有優先控制權。譯碼器對收集的數據地址進行翻譯，同時根據傳輸的數據線路復刻數據編碼，通過高密度處理得到的時序圖如圖3 所示。

圖3 時序圖

在接收到仲裁器發出的請求信號后，AHB 總線將自動訪問設備狀態，并從系統主模塊中分配響應請求，AHB 能夠一次性完整傳輸兩個不同階段的相應指令，在數據地址控制區域，主模塊根據數據地址的信息進行數據采樣，同時在數據段拓展信號發射模式，有效解決長周期數據處理問題，形成AHB 總線處理模式，為系統數據周轉提供充足的時間響應[15]。

2 多核處理器電力芯片低功耗模型

利用高密度計算技術將多核處理器電力芯片低功耗結構設計數據整合為編碼信息，進一步構建芯片低功耗模型。假設多核處理器執行任務的時間為tk，通過高密度計算得到處理器執行完全部任務所需的時間：

由此構建處理器任務執行公式為：

式中，St(m)表示處理器任務執行標準。為了確保處理器電力芯片低功耗模型的處理效率，增加處理器數量，假定需進行處理的任務為單位1，將所有數據分成等待處理的任務指令信息和已經過處理的任務指令信息兩部分，改造處理器內部電力芯片功耗模式，建立新的處理器加速公式：

式中，St(m)2表示新的加速參數，a表示電力芯片功耗模式參數[16]。

當多核處理器的數量增加時，系統收集的數據數量也隨之增加，將加大系統的任務承載負擔，影響整體芯片運行能耗。根據得到的低功耗模型收集加速參數，完成對電力芯片低功耗模型的構建操作。

3 實驗研究

為了驗證該文提出的基于高密度計算的多核處理器電力芯片低功耗系統的實際應用效果，設計實驗。通過消息引擎、處理器核和片上互聯網共同構成電力芯片測試實驗環境，具體如圖4 所示。

圖4 電力芯片測試實驗環境

根據圖4 可知，消息引起配合監測系統連接互聯網，同時連接處理器核和網絡集線器。

功耗計算公式如式（7）所示：

式中，P表示得到的功耗；C表示常數；V表示電力芯片工作過程產生的電壓；f表示工作過程產生的頻率。將給定的任務數據分割為多個不同的子任務區間，調整高密度計算參數，設置相應的持續時間段。在理想狀態下將系統發出的信號任務等分成m個子任務區間，在每一個子任務區間內部設置任務執行指令。

根據上述實驗環境，分析不同字節下，對比引入該文設計系統前后多核處理器芯片的功耗，實驗結果如圖5 所示。

圖5 功耗對比實驗結果

觀察圖5 可知，隨著時間的增加，芯片產生的功耗越來越高，尤其是到了后期階段，芯片功耗的上升速率越來越快，當時間為60 min時，產生的功率為0.99 W，芯片很容易產生過熱現象，影響整個CPU 的正常運行。引入該文提出的低功耗系統后，多核處理器芯片的功耗大大降低，雖然功耗也會隨之升高，但是升高速率極小，當時間為60 min時，產生的功率基本穩定在0.2 W，滿足電力芯片正常運行要求，與未引入之前相比，電力芯片功耗減少了60%。由此可見，該文提出的電力芯片低功耗系統具有很強的工作能力，可以有效降低電力芯片運行功耗。

在滿載狀態和待機狀態在平臺下的功耗，引入該文系統芯片功耗實驗結果如圖6 所示。

圖6 引入該文系統芯片功耗

觀察圖6 可以發現，該文提出的系統具有極高的降低功耗能力，對于待機狀態和滿載狀態都有很高的消除功耗能力，在7 種模式下，待機狀態的功耗始終低于11 W，滿載狀態的功耗始終低于50 W。

根據滿載狀態和待機狀態的運行情況，同時對比三種方法的加速比，得到的實驗結果如表1 所示。

表1 加速比實驗結果

根據表1 可知，該文提出的系統加速比最高，可以達到3.992，系統運行狀態最好。

綜上所述，該文設計系統可以有效考慮內部芯片結構，進一步提升系統數據來源的可靠性，能夠在不同的電子系統環境下執行任務指令，解決系統能耗過大的問題，減少不必要的能源消耗，為后續研究提供數據基礎。

4 結束語

文中針對多核處理器電力芯片低功耗特征，基于高密度計算技術進行系統設計，充分考慮多核處理器的電力芯片結構，獲取有效的系統設計數據。該文設計的系統在數據傳遞過程中存在一定的計算偏差，在后續處理中需加強對消息引擎的處理以及對系統負載數據的整合力度，提升系統的應用性能。系統計算模式具有一定的局限性，需進一步擴展計算范圍，增強整體系統計算的可靠性，減少數據堆疊現象。