基于FPGA 的WIM 壓電式車輛動態稱重信號采集系統的設計?

陳 建，于殿泓，張祖漪，柳禹樸，楊 芳

(西安理工大學機械與精密儀器工程學院，陜西 西安 710048)

隨著我國公路交通運輸業的快速發展，運輸車輛超限超載現象愈加普遍，這嚴重影響了公路橋梁的壽命，也給交通安全帶來了巨大危害[1]。車輛動態稱重系統的發展不僅可有效治理車輛超限超載，并且隨著動態稱重技術的不斷提高，將逐步取代傳統的人工及靜態稱重收費模式[2－4]。目前，稱重精度差仍是制約動態稱重系統發展的主要因素。影響動態稱重精度的主要因素是測得的軸重信號中混有許多干擾信號，包括車速、車輛振動、輪胎驅動力、路面激勵以及系統自身產生的測量干擾等[5]。因此，為了高效和精確地獲取動態稱重的原始信號，信號采集則顯得尤為重要。近年來，現場可編程邏輯門陣列(Field Programmable Gate Array，FPGA)芯片由于其內部邏輯電路獨特的可編程性，有效降低了研發成本，被廣泛用作數據采集的控制芯片[6－8]。FPGA 片上資源不受固化模塊的占用，可被各個功能模塊調用，靈活性高。

因此，本文設計了一種基于FPGA 的WIM 壓電式車輛動態稱重信號采集系統，其電路部分主要由16 路電荷放大器模塊、16 路AD 采集模塊、1 個FPGA 芯片和2 個2 G 的DDR3 存儲芯片組成。研究中，通過時序設計，可以同時控制16 路AD 采集模塊的信號采集，并將采集信號存儲至DDR3 中，之后通過PCIe 總線將數據傳輸至上位機系統。該信號采集板卡采用分辨率為16 位，采樣速率為1 MSPS 的AD 轉換器，可實現車輛以0 到120 km/h時速通過動態稱重傳感器時，輸出信號為0～5V 的電壓信號。

1 壓電式車輛動態稱重檢測原理

WIM 壓電式車輛動態稱重主要是通過將動態稱重傳感器嵌入安裝在公路路面，使傳感器的承載表面與公路路面在同一平面上，傳感器安裝示意圖如圖1 所示。

圖1 壓電式車輛動態稱重檢測原理

WIM 壓電式車輛稱重傳感器主要由石英晶體組成，石英晶體具有壓電效應，作用在石英晶體上的應力可使其產生電荷[9－11]。如圖2 所示，當壓電表面受到正壓力或拉力時，傳感器上下表面產生電壓差。

圖2 石英晶體受力圖分析

當車輪在傳感器上滾動時，它將在輪胎和傳感器之間產生水平、垂直和橫向力，由于采用了特殊的傳感器設計，僅需要測量垂直力(FZ)，道路和傳感器之間的橫向和水平側向力(FX和FY)通過傳感器周圍的特殊彈性材料解耦，不會對稱重系統產生影響[12]。當對傳感器中的石英晶體施加垂直力時，壓電石英盤將產生與施加的垂直力FZ成比例的電荷信號，電荷信號經過電荷放大器轉換成精確的比例電壓，根據WIM 壓電式車輛稱重傳感器的計算方式即可得到車輛單軸經過時的重量，對所有軸重量求和即可得到車輛的實際負載重量[13]。圖3 所示為車輛通過車輛碾壓石英稱重傳感器后，經電荷放大器轉換得到的電壓信號。

圖3 壓電信號示意圖

圖3 為單軸輸出的有效波形示意圖，其中u(t)為車輪行駛通過傳感器，經過轉換得到的電壓信號；r(t)為經驗閾值；t1－Δt1、t2＋Δt2為波形起始和結束時刻；t1、t2為閾值所截取的波形有效的起始和結束時刻。

通過經驗閾值，得到有效波形的起始和結束時間信息，對有效波形做如式(1)的計算，得到單軸的軸重信息。

式中:W為軸重；V為車速；L為傳感器寬度；S為波形的面積，由t1－Δt1時刻到t2＋Δt2時刻的波形做面積積分所得；C為標定常數。

汽車的總重量等于汽車各個軸的重量之和，即:

式中:W＿SUM 為車輛總重量，n為車輛的軸數，Wi為單個軸重量。

2 動態稱重信號采集系統設計

2.1 采集系統總體架構

本文所研究的動態稱重信號采集系統的結構如圖4 所示，主要由電荷放大器、A/D 轉換電路、FPGA控制模塊組成。

圖4 信號采集系統結構框圖

電荷放大器主要由電荷放大電路和低通濾波器電路組成，將壓電傳感器輸出的電荷信號轉換為1 V～5 V 的電壓信號，以滿足A/D 輸入端的輸入范圍。A/D 轉換電路主要包括由16 路單端轉差分電路和A/D 轉換器組成，單端轉差分電路主要起到增強信號的抗共模干擾能力。

FPGA 控制電路由FPGA 芯片、2 片DDR3 和Flash 芯片構成。其核心芯片選用Xilinx 的Artix－7系列，型號為xc7a35tfgg484pkg；主控板的時鐘頻率為100 MHz。DDR3 芯片(型號為:MT41J128M16JT－125)和Flash 芯片(型號為:W25Q128FVSSIG)作為存儲芯片與FPGA 相應管腳連接。其中，單片DDR3 芯片有2 G 的存儲量，用于臨時存儲采集的數據。Flash芯片用來存儲編寫的控制程序，確保FPGA 芯片啟動時，能夠正常加載芯片代碼，完成FPGA 內部控制電路的設計。

FPGA 通過PCIe 總線實現與上位機系統的信號傳輸，上位機硬件系統搭載有嵌入式操作系統，負責運行系統程序，完成信號采集的控制和管理；同時，搭載了自主研發的數據處理軟件，完成汽車動態稱重多通道數據采集、分析和上報。

2.2 電荷放大器硬件電路

電荷放大器主要由電荷放大電路和二階有源低通濾波電路組成。WIM 壓電石英晶體具備壓電效應，當車輛駛過時，傳感器受到外力作用，會產生相應的電荷，需要相關的處理電路將電荷信號放大，轉換為MCU可識別的模擬信號。信號采集板采用LMC660 芯片設計電荷放大電路，硬件電路如圖5 所示。

圖5 電荷放大電路

該放大電路的同向輸入端接偏置電壓VREF，反向輸入端接入傳感器信號輸出端。經過放大電路將電荷轉化為電壓VOUT，VOUT通過反饋電容C3和電荷量Q得到，計算公式如式(3)所示:

電荷放大電路將與力有關的電荷輸入轉換并放大為與力有關的電壓輸出，電荷放大電路的范圍通常為6 000 pC/5 V。采集板采用LMC660 芯片設計的放大電路，當壓電傳感器受到力作用時，該傳感器會獲得電荷q＝d×F，其中d(單位為庫侖/牛頓，C/N)為壓電傳感器晶體電荷對力的靈敏度。因此，壓電石英晶體稱重傳感器的穩定狀態電荷靈敏度SF＝Δq/ΔF(單位為pC/N)。如果將壓電稱重傳感器與帶反饋電容C3的電荷放大器配合使用，則電容C3上因電荷Δq而形成的電壓為ΔV＝Δq/C3。對應的穩定狀態電壓靈敏度為:

則電荷放大器的輸出電壓為:

圖中電阻R4(晶體傳感器為10 GΩ 至10 TΩ)為運算放大器提供直流反饋，并提供輸入偏置電流。對于測得的最小頻率，該電阻必須盡量小，并決定著頻率輸入范圍的最低限值。在低頻下，轉折頻率fCL約為:

將一個電阻R1(1 kΩ 至10 kΩ)與運算放大器反向輸入端串聯，有助于提高穩定性和限制意外高輸入電壓導致的輸入電流。進一步提高R1會導致高頻響應下降。在高頻下，R1可以與傳感器的阻抗ZS相當(1/ωCs，其中Cs為壓電傳感器的電容)。高頻條件下的轉折頻率fCH為:

根據本文使用的Kistler 型9195G 石英稱重傳感器的規格參數，可得到具體應用的電路參數。對于VOUT下的輸出電壓擺幅±5 V，可利式(3)計算得到C3:

選擇R4＝10 GΩ 并忽略運算放大器的輸入電阻和壓電傳感器的絕緣電阻，低頻條件下的轉折頻率為:

選擇R1＝10 kΩ 時，高頻條件下的轉折頻率為:

由于WIM 壓電式稱重傳感輸出的信號經過電荷放大電路的信號轉換后，其輸出的直流響應差，且存在一定的干擾。因此根據石英稱重傳感器的要求，針對輸出電壓為±5 V 的電荷放大電路，在對轉換后的電壓信號進行AD 采集之前，需要設置一個具有約500 Hz 的低通截止模擬抗混疊濾波器。同時也考慮到動態稱重信號的干擾，因此本文選用OP07D 搭建一個二階有源低通濾波器，其硬件電路如圖6 所示。

圖6 二階有源低通濾波器

傳遞函數為:H(s)＝，其中自然角頻率為:ωn＝，取R1＝R2，則傳遞函數為:H(s)＝則截止頻率ωc＝，取信號的截止頻率為fc＝500 Hz 時，則R1＝R2＝390 kΩ，C1＝10 nF。

2.3 A/D 轉換電路設計

A/D 轉換電路主要由電源、單端轉差分電路和A/D 轉換電路組成。在動態稱重系統中，對WIM壓電式稱重傳感器，最小測量點指的是每個有效信號的最小采樣點數量。因此，在不丟失信息的情況下為逼近原始力信號，車輛以最高時速120 km/h 通過傳感器時，針對寬度為0.04 m 的WIM 壓電式稱重傳感器，有效波形的采樣點數不低于200，AD 采樣位數需大于等于12 位。故本文A/D 轉換芯片采用具有集成式基準緩沖器和增強性能的ADS8920B，ADS8920B 為基于電荷再分配架構的單通道、16 位、采樣率為1 MSPS 的逐次逼近型模數轉換器。支持單極差分輸入，采用增強型SPI 數字接口，接口SCLK 最高可達18 MHz。REF5045AIDR 是一款具有低噪聲、低漂移、高精度的電壓基準芯片，故采用該電源基準芯片為A/D 轉換電路提供干凈、精準的參考電壓，ADS8920B 硬件電路設計如圖7所示。

圖7 ADS8920B 硬件電路

由于ADS8920B 為差分信號輸入，需要對經過電荷放大器處理后的單極性信號轉換差分信號。因此本文選用THS4551 低噪聲精密150 MHz 全差分放大器，實現將電荷放大器轉換的單極性電壓信號轉換為差分信號傳輸至AD 轉換器的輸入端。硬件電路設計如圖8 所示。

3 數據采集系統性能測試

FPGA 數據采集性能測試主要包括DDR3 數據讀寫測試、PCIe 數據傳輸測試和ADC 數據采集。將該采集系統在寧夏某公路線上，進行實地測試，現場測試環境如圖9 所示，該測試環境為雙向單車道加單條輔道，在單車道和輔道前后均安裝有兩條交錯的WIM 壓電式稱重傳感。

圖9 現場實驗圖

3.1 DDR3 數據讀寫測試

DDR3 數據讀寫測試主要包括DDR3 讀寫測試和乒乓讀寫測試。DDR3 讀寫測試主要測試數據讀寫的準確性和數據讀寫的速度，通過DDR3 讀寫控制器在頂層模塊設置一個定時器，設定一定的時間間隔，通過循環讀寫，對DDR3 進行數據的讀寫測試，由定時器對每次讀寫測試進行計時，來檢測DDR3 的讀寫速度。同時在每次對DDR3 進行數據讀寫測試時，將寫入在DDR3 內部的數據再進行數據讀出，以驗證讀取的數據與寫入的數據是否一致，統計讀寫總次數和錯誤次數，用于驗證DDR3 讀寫控制器的可靠性。通過實驗測試，在計數周期為5 ns 時，寫控制器寫入1 G 的數據共使用了19 769 431 個時鐘周期，讀控制器讀取寫入的1 G 數據共使用了21 894 613 個時鐘周期，得到讀寫速度測試結果如表1 所示。從表中數據可以看出，通過對讀寫DDR3 的測試，驗證了控制器的讀寫速度均達到設計的高速存取需求。

表1 DDR3 讀寫測試結果

乒乓讀寫測試主要實現A、B 兩組DDR3 的交叉讀寫操作，通過該策略來達到數據緩存單元的同時讀寫功能。緩存模塊數據讀寫的測試方法如下，在250 MHz 時鐘域產生128 bit 的順序數寫入ddc2ddr 異步FIFO 中，然后抓取A、B 兩組數據讀寫切換點的時序，通過觀察切換點的時序來確定交叉讀寫是否成功，另外通過模塊的輸出數據來驗證整個緩存模塊數據讀寫的正確性。

3.2 PCIe 數據傳輸測試

PCIe 接口主要實現FPGA 數據采集卡與x86主板之間的數據通訊。相對于標準編程的數據輸入與輸出傳輸，DMA 具有大數據傳輸時高吞吐量以及占用CPU 更低的優勢。因此系統設計時為了提高系統性能選用DMA 傳輸。根據DMA 控制器的結構，將系統功能模塊劃分為2 個部分:FPGA 端和PC 端。FPGA 端基于Xilinx LogiCore-PCIe IP Core，實現對數據時序的控制以及PCIe 事務的處理；FPGA 端的主要功能模塊包括PCIe IP Core、RX 接收引擎、TX 發送引擎、寄存器及存儲讀寫、接收發送的FIFO 控制模塊。PCIe IP Core 用于完成協議層的配置；TX 發送引擎用于實現TLP 數據包的發送和時序管理；RX 接收引擎用于實現TLP 數據包的接收和時序管理；寄存器及存儲讀寫模塊用于實現DMA 的操作和寄存器的管控；TX FIFO 接收外界數據并緩存，提交TX 發送引擎進而傳輸至PC 端；RX FIFO 緩存從PC 端接收到的數據包，等待用戶調用。PC 端主要采用WinDriver 生成PCIe 驅動，并利用其自帶的API 函數實現數據接收與發送的應用程序設計。

3.3 ADC 數據采集測試

AD 采集模塊使用的ADS8920B 芯片，ADS8920B設備支持三種功能狀態:RST、ACQ 和CNV。設備狀態主要由主機控制器提供的CONVST 和RST 控制信號的狀態決定。RST 為復位狀態，當主機控制器將RST 引腳拉低并持續一段時間低電平，即進入RST 狀態；退出RST 狀態需要將RST 引腳拉高，CONVST 和SCLK 保持低電平，CS 保持高電平狀態，即進入ACQ 狀態；當引腳CONVST 處于上升沿時將ACQ 狀態轉換到CNV 狀態，CNV 狀態即可實現AD數據的轉換，SPI 在CNV 狀態下數據傳輸幀時序如圖10 所示，設備和主機控制器之間的數據傳輸幀以CS 下降沿和隨后CS 的上升沿為界。

圖10 ADC 讀取時序圖

編寫 Verilog程序，設置AD采樣頻率為800 kHz，得到汽車動態稱重原始信號波形如圖11所示，該信號為六軸車行駛通過WIM 壓電式稱重傳感器得到的信號，圖中6 個尖峰分別對應汽車各個軸通過傳感器時采集得到的波形。該信號的頻譜圖如圖12 所示，通過原始信號的波形和頻譜圖可以看出，該信號存在一定的低頻噪聲干擾，而高頻信號的噪聲干擾在經過二階有源低通濾波器得到了改善，主要為低于500 Hz 的噪聲干擾，而主要的噪聲干擾頻段范圍在低于50 Hz。因此，后續還需要通過軟件算法消除噪聲信號對動態稱重的精度影響。

圖11 動態稱重原始信號波形

圖12 動態稱重原始信號頻譜

4 結論

本文為實現多通道汽車動態稱重信號采集，設計了一款基于FPGA 的壓電式車輛動態稱重傳感器的多通道高速數據采集系統，該系統可支持16 通道的信號采集，為更好地逼近動態稱重的原始信號，采用了16 位、1 MSPS 的AD 轉換器，可實現車輛以0到120 km/h 行駛速度通過稱重傳感器、輸出信號為0～5 V 的電壓信號采集。對于16 通道的同步數據，本文選用2 個2 G 的DDR3 存儲芯片用于實現數據的存儲，并通過雙DDR3 之間的乒乓操作實現數據的同時傳輸和存儲。上位機系統通過高速PCIe 總線實現與FPGA 的數據傳輸。經過試驗驗證，該信號采集系統能夠滿足所設計的指標要求。