邏輯內建自測試技術進展綜述

金 敏 向 東

（清華大學軟件學院 北京 100084）

1 引 言

使用外部測試設備進行大規模集成電路測試的傳統測試方法因測試應用時間長、I/O 通道有限和存儲器資源昂貴，使得測試成本變得越來越不可控。解決這一問題的一種常用方法被稱為邏輯內建自測試（logic buit-in self-test，LBIST），它將一些特定的測試電路結構嵌入到被測電路中，以減少對外部測試設備的需求[1]。

應用該技術產生測試激勵和分析輸出響應的功能電路都被內嵌到待測芯片內部或芯片所在的同一板上的其他地方，因此可以方便地使用片上時鐘、總線等資源，使開展時序相關故障檢測的全速測試變得相對容易。此外，處理器核若以內建自測試方式設計，會使片上系統測試更加容易，因為這樣的處理器核在后期集成到系統中之后仍然可測[2]。

用于測試隨機邏輯的 LBIST 技術大致可分為兩大類：在線 LBIST 和離線 LBIST[3]。在線LBIST 指在執行測試時，芯片功能電路處于正常操作模式，其又可以分為并發和非并發兩種情況。并發在線 LBIST 的測試流程可與功能電路正常操作同時進行，而非并發在線 LBIST 需要功能電路處于空閑模式時才可以執行測試流程。離線LBIST 指在執行測試時，芯片功能電路處于非正常操作模式，在業界常用于檢測系統級、板級或芯片級非實時故障，其又可以分為功能化和結構化兩種情況。功能化離線 LBIST 依據功能電路的功能規范執行測試，并且通常采用功能級或更高級的故障模型。結構化離線 LBIST 依據功能電路的電路結構執行測試。

由于易于與傳統掃描體系結構集成，因此，多輸入特征寄存器和并行移位序列產生器的自測試（self-test using MISR and parallel SRSG，STUMPS）架構是迄今為止工業界唯一廣泛使用的 LBIST 體系架構[4]。但是由于使用了偽隨機測試樣例，其故障覆蓋率往往不能令人滿意，因此該技術無法被全部的應用場景所采納。在過去的幾十年，STUMPS 架構仍然處于不斷被改進優化的過程中。

2 國內外研究進展

STUMPS 架構在故障覆蓋率方面存在天然的能力不足，自其正式發表之后就有大量確定性自測試類方法被提出，可改善故障覆蓋率。通常情況下，各相鄰測試向量之間的相關性較差，與正常功能模式相比，測試模式下的各掃描單元出現數據位跳變的概率大大增加，從而使得電路整體功耗大幅上升。在 LBIST 電路上，測試模式功耗陡增的情況尤為嚴峻，因此，LBIST測試的低功耗設計和實現成為一個研究熱點。LBIST 技術需要在正常功能電路中嵌入額外的測試結構，不可避免地帶來更多的面積和接口開銷。當今時代，電路規模往往趨于龐大且面積受限，如何縮減這些開銷是另外一個研究熱點。在測試模式下，電路輸出往往會產生未知值（常以“X”標識），LBIST 架構中的測試壓縮模塊在輸入存在“X”值時難以正常工作，因此，如何設計“X”容忍的 LBIST 電路也是一項不小的挑戰。

2.1 國外研究進展

LBIST 的國外相關研究團隊有斯坦福大學的 Subhasish Mitra 教授、德國斯圖加特大學的 Hans-Joachim Wunderlich 教授、杜克大學的Krishnendu Chakrabarty 教授、德克薩斯大學奧斯汀分校的 Jacob Abraham 及 Nur A.Touba 教授、普渡大學的 Pomeranz 教授、布雷西亞大學的 Marco Metra 教授、佛羅里達大學的 Mark M.Tehranipoor 教授等。

近年來，針對低功耗設計和實現，有學者試圖通過測試向量產生器（test pattern generator，TPG）改進設計[5-8]、多輸入特征寄存器（multipleinput signature register，MISR）改進設計[9]和掃描鏈分組及加權選通[10]等方法來降低測試功耗，均產生了一些新的研究成果。針對降低 LBIST 架構的面積開銷和接口需求，Shiao 等[11]利用基于線性反饋移位寄存器（linear feedback sift register，LFSR）的同一硬件結構來同時實現測試向量產生和測試響應壓縮的功能，以達到減少內建測試電路面積開銷的效果。另外，適應多核[12]、多時鐘域[13]的片上系統或 2.5D、3D 更高集成度的封裝方式[14]是 LBIST 架構面向日益復雜的具體應用而衍生出的新的研究課題。

2.2 國內研究進展

LBIST 的國內相關研究團隊主要有中國科學院計算技術研究所李曉維及李華偉研究員、合肥工業大學的梁華國教授、清華大學軟件學院的向東教授等。

李曉維研究員團隊在確定性自測試電路結構設計方面作出了一些貢獻[15-16]，梁華國教授團隊則在隨機自測試與確定性自測試結合方面有一些研究成果[17-18]，向東教授團隊在內建自測試的測試碼產生[19]、掃描鏈結構優化設計[20]、測試壓縮[21]等方面均有比較好的研究成果產出。

與國外團隊的研究成果相比，國內研究成果的差距主要體現在：（1）國外研究成果涉及LBIST 架構的各個模塊，其理論體系更為完整、成果數量更多、成果形式更為豐富，國內研究成果稍顯零散；（2）大部分里程碑式的原創研究成果均出自國外研究團隊，國內團隊的研究成果多是對已發表方法或思想的改進和擴展；（3）國外研究成果很多是基于項目或工程應用中的實際電路開展的實驗，提出方法的工程可實現性一般比較高，而國內研究大部分是基于典型測試電路開展，實驗效果的說服力會打一些折扣。

3 邏輯內建自測試技術剖析

3.1 基本原理

經典的 LBIST 架構——STUMPS 架構如圖1所示，包含一個偽隨機測試樣例產生器（pseudorandom pattern generator，PRPG）、一個線性移相器、一個線性相位壓縮器和一個 MISR。

圖1 經典的 STUMPS 架構Fig.1 Classic STUMPS architecture

圖2 標準 n 階(外部異或)LFSRFig.2 Standard n-th order (external XOR) LFSR

圖3 標準 n 階(內部異或)LFSRFig.3 Standard n-th order (internal XOR) LFSR

圖4 n 階多輸入特征寄存器Fig.4 n-th order multi input signature register

偽隨機測試樣例產生器常常由 LFSR 自動產生偽隨機測試向量，通過線性移相器的異或網絡產生相鄰相關性更小，且數量更加龐大的測試樣例，掃描鏈從線性移相器并行加載測試樣例，然后系統時鐘驅動完成測試捕獲，測試響應在線性相位壓縮器完成壓縮，最后移出到多輸入特征寄存器，形成最終用于正確性比對的簽名（signature）。測試響應被移出的同時，新的測試樣例被掃描移入，無縫銜接進入下一組測試。

對于包含掃描鏈的設計來說，可以基于這種掃描架構進行內建自測試（built-in self-test，BIST）電路設計，由此產生的 BIST 架構通常稱為Test-Per-Scan BIST 測試系統[22]。如圖1 所示，STUMPS 架構屬于 Test-Per-Scan 架構。這種架構對每個測試向量執行與掃描鏈長度相同的移位時鐘周期數（掃描鏈所有掃描單元均被填充）后被應用到電路（執行一次捕獲），下一個測試向量在再次執行相同移位周期的同時，當前測試向量的測試響應也移位到電路輸出[23]，然后，MISR 被使能進行響應壓縮生成測試響應特征，該特征再與無故障電路的響應特征進行比較，以得出電路是否存在故障的結論。這種架構的缺點是需要外部TPG 和 MISR 的操作。

3.2 時序控制

LBIST 除了可將大部分測試功能轉移到待測電路上，從而降低測試開銷外，其價值還在于可以為高速、高性能電路提供全速測試。使用 LBIST 最關鍵也最困難的部分是如何使用適當的捕獲時鐘方案有效地測試時鐘域內故障和時鐘域間故障。有 3 種基本的捕獲時鐘方案可用于測試多個時鐘域電路，分別為單次捕獲、偏斜導入、雙捕獲。其中，單次捕獲包括獨熱的和交錯的兩種，如圖5～6 所示；偏斜導入包括獨熱的、捕獲對齊的、啟動對齊的和交錯的 4 種，如圖7～10 所示；雙捕獲也包括獨熱的、捕獲對齊的、啟動對齊的和交錯的 4 種，如圖11～14所示[24]。

圖5 獨熱的單次捕獲時序圖Fig.5 One-hot single-capture timing diagram

在圖5～6 中，單次捕獲用于慢速測試，各時鐘域共用全局掃描使能信號（global scan enable，GSE），可以測試時鐘域內和跨時鐘域的結構型故障。如圖5 所示，獨熱的單次捕獲在一個捕獲窗口內僅有一個時鐘域的電路被使能，這種方法的主要優點是，設計者在自測試期間不必擔心兩個時鐘域之間的時鐘偏移，因為每個時鐘域都是獨立測試的。如圖6 所示，交錯的單次捕獲允許在同一捕獲窗口內不同時鐘域電路依次被使能，這樣可以顯著簡化具有多個時鐘域的設計的物理實現，但如果捕獲時鐘的有序序列對于所有捕獲周期而言都是固定的，則時鐘域之間可能存在一些結構故障的覆蓋率損失。

圖6 交錯的單次捕獲時序圖Fig.6 Staggered single-capture timing diagram

圖7～10 中的偏斜導入是一種全速延遲測試技術，以工作頻率運行測試時鐘，最后一個移位脈沖后緊接著一個捕獲脈沖，來啟動轉換并捕獲輸出響應。各時鐘域分別享有獨立的掃描使能信號（scan enable，SE）。如圖7 所示，獨熱的偏斜導入每個掃描使能信號（SE1 或 SE2）必須在一個時鐘周期內完成移位到捕獲的操作切換（d1 或d2），并且只能完成時鐘域內，而不能完成跨時鐘域的延遲故障檢測。如圖8～9 所示，捕獲對齊或啟動對齊的偏斜導入可以彌補上述不足，通過引入共同的參考時鐘完成時鐘對齊可以實現跨時鐘域故障檢測，但需要額外的時鐘抑制電路來產生不使能時鐘脈沖（圖中虛線）。如圖10 所示，交錯的偏斜導入不需要時鐘精確對齊，可以在一定程度上降低物理實現的難度，但每個時鐘域均需要一個全速的掃描使能信號。

圖7 獨熱的偏斜導入時序圖Fig.7 One-hot skewed-load timing diagram

圖8 捕獲對齊的偏斜導入時序圖Fig.8 Capture aligned skewed-load timing diagram

圖9 啟動對齊的偏斜導入時序圖Fig.9 Launch aligned skewed-load timing diagram

圖10 交錯的偏斜導入時序圖Fig.10 Staggered skewed-load timing diagram

如圖11～14 所示，雙捕獲是另一種全速測試技術，使用慢速的全局掃描使能信號（GSE），物理實現難度相對較低。如圖11 所示，獨熱的雙捕獲各時鐘域在 GSE 控制下分別依次完成連續兩次捕獲。與獨熱的單次捕獲相同，該方法不能檢測跨時鐘域故障。如圖12～13 所示，捕獲對齊或啟動對齊的雙捕獲可以實現跨時鐘域延遲故障檢測。如圖14 所示，交錯的雙捕獲容易與掃描或自動測試碼產生工具結合使用，以提高故障覆蓋率。

圖11 獨熱的雙捕獲時序圖Fig.11 One-hot double-capture timing diagram

圖12 捕獲對齊的雙捕獲時序圖Fig.12 Capture aligned double-capture timing diagram

圖13 啟動對齊的雙捕獲時序圖Fig.13 Launch aligned double-capture timing diagram

圖14 交錯的雙捕獲時序圖Fig.14 Staggered double-capture timing diagram

3.3 確定性自測試

經典的內嵌確定性自測試架構如圖15 所示[25]，在片上嵌入解壓器和壓縮器，以減少自動測試設備上存儲的測試激勵和測試響應的存儲空間需求。

圖15 內嵌確定性自測試架構Fig.15 Embedded deterministic self testing architecture

圖1 所示的經典 STUMPS 架構中采用隨機產生的測試向量，其測試的故障覆蓋率往往難以得到保證。為提高故障覆蓋率，可結合使用確定性自測試。確定性自測試可針對隨機自測試階段后剩余的難測故障生成確定性測試向量。在完成隨機自測試后，接著進行確定性自測試，以提高故障覆蓋率。

結合隨機自測試和確定性自測試的方式有多種，主要包括測試點插入、ROM 壓縮存儲、LFSR 重播種等。

測試點插入技術對功能電路進行改造，在合適的位置使用多路選擇器（MUX）或者使用與、或等基本邏輯門實現電路功能切換和確定性測試向量注入，如圖16～17 所示，可插入控制點或觀測點。該技術的主要問題是需要增加額外的硬件開銷，插入的測試點數量受限。Sun 等[26]介紹了測試點插入方法的歷史，包括用于增加故障覆蓋率、壓縮測試樣例、檢測路徑延遲故障和降低測試功率的測試點插入。測試性能、功耗和面積（PPA）是測試點插入技術的 3 項核心評價指標。共享插入測試點可以實現在盡量不降低測試性能的前提下降低測試功耗和面積開銷。Foutz 等[27]提出了一種結合物理實現工具進行大量測試點共享時減少布線沖突的方法。Shi 等[28]利用深度學習的方法，訓練了一種新的深度加強學習模型，并將其實例化為圖神經網絡和深度 Q 學習網絡的組合，以最大限度地提高測試覆蓋率。該方法是人工智能技術應用于大規模集成電路測試的積極探索和實踐。

圖16 使用多路選擇器的測試點插入Fig.16 Test point insertion using a multiplexer

圖17 使用與-或門的測試點插入Fig.17 Test point insertion using and-or gates

ROM 壓縮存儲的方式是將產生的確定性測試向量存儲到片上的只讀存儲器（ROM）中，在確定性自測試階段讀出，并對功能電路進行激勵測試。ROM 壓縮存儲的問題是無法滿足大數據量存儲。近期，許多減少確定性測試向量存儲空間的方法被提出來。Kaczmarek 等[29]提出了一種用于汽車集成電路的基于掃描的混合邏輯BIST 的低成本測試模式生成方案，采用兩種技術來盡可能復用種子，降低種子對存儲空間的要求。一種是采用種子翻轉 PRPG，以樹遍歷方式周期性地對 PRPG 各階進行取反。另一種是基于種子排序方法，允許在測試數據量和測試覆蓋率之間進行額外的權衡。Sharma 等[30]提出了一種用于測試樣例壓縮的人工智能方法，該方法不增加存儲器開銷，且僅需最小的額外硬件（僅包括組合邏輯）。Pomeranz[31]描述了一種用于導出芯片上存儲器的測試數據條目的縮減集合的軟件過程，該過程包含測試向量位翻轉和測試集劃分。通過壓縮測試集降低存儲需求的同時，利用軟件過程進一步降低存儲需求。Pomeranz[32]描述了一種基于存儲的 LBIST 方法，其中，存儲的測試數據具有可變長度。該方法不是直接存儲掃描向量，而是存儲一個序列，使用比掃描矢量短的可變長度序列減少了存儲需求。Gopalsamy 等[33]提出了一種減少存儲的確定性測試數據的 LBIST 方法，該方法將以下兩種類型的測試數據存儲在芯片上：從確定性測試的縮減集合獲得的掃描向量的一個子集；用于指示如何組合掃描向量的掃描向量排列的索引集合。ROM 壓縮存儲的這些方法均可以有效降低測試向量的存儲空間需求，但是需要考慮對故障覆蓋率造成的影響。

LFSR 重播種技術利用 LFSR 的結構特性對確定性測試向量進行編碼（解線性方程組），片上存儲器僅須保存測試向量解碼所需的“種子”，降低對片上存儲空間的需求。同時，為進一步提高 LFSR 的編碼能力，可將其配置為不同本原多項式，以實現存儲相同數量的“種子”的同時得到更多確定性測試向量的效果，如圖18 所示。Saleem 等[34]提出了一種可編程和可參數化的 LFSR，可以根據應用選擇生成任意范圍的矢量位。此外，反饋多項式可以被參數化，以生成不同長度的序列和不同的結構模型。Vikranth等[35]提出的 LFSR 模式生成器可以根據控制信號同時采用外部和內部 LFSR 工作，該設計實現了階數在 3～11 之間的本原多項式。這些方法可以進一步提高 LFSR 重播種技術的編碼能力或故障覆蓋率。

圖18 使用多項式集的重播種電路Fig.18 Reseeding circuit using polynomial sets

3.4 低功耗邏輯內建自測試

LFSR 生成的隨機性降低了連續偽隨機測試向量之間及每個測試向量的相關性，這極可能導致相鄰測試向量之間更多的比特位跳變，使得芯片在測試模式下的功耗會遠遠超過正常功能模式下的功耗。大功耗產生的熱剩余不能在短時間內散出去，將形成局部的熱效應，可能影響待測芯片的使用壽命，甚至直接造成芯片燒毀。因此，降低測試應用過程中的功耗成為 LBIST 電路設計的一個重要目標[36]。

低功耗 LBIST 主要有優化測試碼產生和測試鏈路加權選通兩種設計思路。如圖19 所示，Puczko[37]改進了一種 LFSR 設計，通過在一個時鐘周期內產生 q 個新的測試位來降低功耗。如圖20 所示，Moryani 等[38]改進設計了一種帶控制門控邏輯時鐘的 LFSR，可以產生這樣一組測試向量集——集合內兩個連續測試向量的漢明距離均為 1，可減少測試向量比特位跳變。如圖21 所示，Xiang 等[39-40]設計了帶加權選通信號的低功耗 LBIST 架構，掃描單元以掃描森林的結構組織起來，同時為每條掃描鏈關聯一個隨機選通信號，某一時刻僅有一條掃描鏈被激活而允許移入測試向量，k條掃描鏈在k個不同的時刻依次選通，可以大大降低電路測試模式下的功率密度。

圖19 改進 LFSR 低功耗設計Fig.19 Improved low power design of LFSR

圖21 帶加權選通信號的低功耗 LBIST 架構Fig.21 Low power LBIST architecture with weighted gating signal

3.5 邏輯內建自測試的“X”容忍

輸出響應中有許多未知值的來源，如未初始化的存儲器、模擬塊、三態門、假路徑、多循環路徑等。掃描輸出的“X”值會降低故障覆蓋率，特別是 LBIST 中的掃描輸出，還會在壓縮后進入MISR，對輸出響應壓縮提出了更大挑戰[41]。

Wohl 等[42]提出了一種“X”容忍 LBIST 解決方案（XLBIST），該解決方案使用壓縮器/解壓縮器結構，包括“X”控制邏輯，這些結構已經插入到掃描壓縮確定性樣例的設計中。ATPG 利用這些結構來生成高效的 XLBIST 樣例。ATPG可以為任何數量（或密度）的“X”生成樣例，并權衡由此產生的測試覆蓋率。XLBIST 架構如圖22 所示。將確定 PRPG 和“X”容忍 PRPG 分割開來。這對于分離相鄰模式的加載和卸載而言，是必要的。因為只有設置加載確定位和計算非確定位，并且模擬設計之后，在 ATPG 過程中才知道“X”值。此時，如果相同的 PRPG 用于加載和卸載位，則沖突可能會限制可用的確定位，甚至導致不可滿足的條件。

圖22 XLBIST 架構Fig.22 XLBIST architecture

Liu 等[43]介紹了一種“X”容忍可調壓縮器maXpress，其架構如圖23 所示。maXpress 架構部署了一種新的掃描鏈選擇機制，能夠根據許多系統內或單向流測試應用程序的要求，在可重新確定的掃描鏈組和指定的掃描移位周期內完全屏蔽“X”狀態。Liu 等[43]所提出的方案還支持單獨的觀察掃描鏈，與傳統掃描設計中多個移位周期進行一次捕獲不同，該掃描鏈在每個移位周期均捕獲錯誤輸出，同時其內容逐漸移位到與其余鏈共享的壓縮器中。除了一種新的布局友好的架構外，作者還提出了基于掃描鏈選擇規則的算法自動化 maXpress 控制設置，以抑制“X”狀態。

圖23 maXpress 架構Fig.23 maXpress architecture

總之，“X”容忍并不像業界認為的那樣難以駕馭，可以采用類似上述一些便捷的結構或策略予以實現。

4 商用邏輯內建自測試工具

主流的商用 LBIST 工具提供商主要是Siemens EDA 和 Synopsys 兩家，占據了全球大部分的 EDA 市場份額。

4.1 Mentor 工具

Tessent LogicBIST 是 Mentor 推出的內建自測試解決方案，用于測試集成電路的數字邏輯模塊。它是安全關鍵設備（如用于汽車和醫療應用的集成電路）的理想測試解決方案。Tessent LogicBIST 試圖將每一個測試環節中最先進的解決方案結合在一個完整的測試流程中，以確?？偟墓收细采w率。其自測試架構如圖24 所示，主要特性包括以下幾個方面：

圖24 Tessent LogicBIST 自測試架構Fig.24 Tessen LogicBIST self test architecture

（1）對安全性能要求嚴苛的關鍵應用的完整系統內測試，包括上電、定期功能模式測試、電源感知測試和診斷；

（2）與 Tessent MissionMode、IEEE 1687 IJTAG 和第三方系統測試接口完全集成；

（3）支持平頂自上而下或分層自底向上的測試集成流；

（4）混合 TK（TestKompress）/LBIST 片上邏輯單元提供了系統內和生產制造環節測試功能，可減少整體面積開銷；

（5）支持在運行時選擇應用隨機測試樣例或壓縮測試樣例；

（6）單一綜合自動化流程，可快速集成所有綜合測試功能。

Tessent LogicBIST 采用先進技術，可提高LBIST 的測試覆蓋率，并顯著減少測試樣例數量，是目前可用的最高效的系統內測試解決方案。主要的技術特點如下。

a.VersaPoint 測試點技術

Tessent VersaPointTM 測試專為混合 TK/LBIST 應用而設計，同時改進了 ATPG 測試碼數量和 LBIST 的可測試性。與傳統 LBIST 測試點相比，VersaPoint 測試點將 LBIST 覆蓋率提高了 2%～4%，此外，與單獨使用 TestKompress 相比，ATPG 向量數有較大幅度降低。

b.觀測掃描技術

觀測掃描技術在捕獲周期中、每個移位周期中均觀測電路數據，顯著減少了達到目標邏輯BIST 的測試覆蓋率所需的向量數。該技術是可選的，可對 VersaPoint 測試點技術起到很好的補充作用。

在系統級，可以通過片上任務模式控制器和標準 IEEE 1687 IJTAG 網絡或任何第三方系統測試接口訪問邏輯 BIST 控制器和其他測試資源。Tessent 任務模式可以在 CPU 或直接內存訪問（DMA）模式下運行，這使得嵌入式測試功能更容易被訪問，以便在功能運行期間測試和診斷設備。在許多安全關鍵應用中，設備在現場定期測試自身的能力是必要的，并且是滿足 ISO 26262《道路車輛功能安全》（以下簡稱“ISO 26262”）標準中規定的可靠性要求的關鍵。Tessent LogicBIST 提供滿足 ISO 26262 標準嚴格要求的特定能力，包括上電和定期測試，以及低功耗測試。

4.2 Synopsys 工具

DFTMAX LogicBIST 是 Synopsys 公司推出的LBIST 工具，該工具是面向自動駕駛、醫療和航空航天等應用的數字集成電路系統內自測試的綜合解決方案，且遵循 ISO 26262 等自動駕駛半導體產業安全標準。該解決方案的主要特性包括：

（1）BIST 控制器的面積開銷很??；

（2）可重用已經實現用于生成測試的掃描鏈和測試向量的控制邏輯；

（3）LogicBIST 模式的管腳需求很低；

（4）簡單的功能邏輯接口；

（5）種子和預期的簽名可以固定編碼或者可編程；

（6）面向單固定型故障或轉換延遲故障；

（7）簡單的 one-pass DFT 插入流程。

DFTMAX LogicBIST 架構如圖25 所示，主要由四部分組成：LogicBIST 控制器、LogicBIST壓縮器、LogicBIST 解壓器和 LogicBIST 時鐘控制器。

圖25 DFTMAX LogicBIST 架構Fig.25 DFTMAX LogicBIST architecture

DFTMAX LogicBIST 流程如圖26 所示，概括如下：

圖26 DFTMAX LogicBIST 處理流程Fig.26 DFTMAX LogicBIST processing flow

（1）在設計中插入 LogicBIST DFT 邏輯，在初始的網表文件中傳送的種子和簽名與邏輯 0綁定；

（2）使用 TetraMAX ATPG 對設計生成自測試樣例，TetraMAX ATPG 為設計選擇一個種子值，然后計算對這個種子值所期望的簽名；

（3）使用 TetraMAX ATPG 計算出來的傳送的種子、簽名和樣例數量值修改網表文件中的對應值；

（4）在類似 VCS 的 Verilog 仿真器中仿真得到的網表文件，以驗證自動化的 BIST 操作的正確性。

4.3 工具對比

Tessent LogicBIST 與 DFTMAX LogicBIST都是商業界相當成功的軟件工具，均有各自在產品特性上的獨到之處。其優缺點對比如下：

（1）Tessent 提供成熟的 TK（TestKompress）/LBIST 混合解決方案，可同時保證足夠高的故障覆蓋率和足夠小的測試數據存儲空間要求；

（2）Tessent 向用戶開放一系列底層控制和調試命令，用戶可以根據自身需求更加靈活地配置軟件參數；

（3）DFTMAX LogicBIST 與其他 DFTMAX流程基本一致，用戶可以保持一樣的軟件操作習慣；

（4）與 Tessent LogicBIST 相比，DFTMAX LogicBIST 的使用成本略低。

5 邏輯內建自測試技術展望

STUMPS 架構自 1982 年被提出后，因為易于集成實現而迅速被業界接受和采納，成為最成功的 LBIST 架構。但是，經典的 STUMPS 架構在實際應用中還存在故障覆蓋率不夠高、測試向量存儲空間需求大、測試功耗大、未知值影響測試響應壓縮、不可忽視的額外的面積開銷等問題，大量學者針對這些問題對 STUMPS 架構進行了改進設計。

憑借其在測試成本和測試性能方面的獨特優勢，LBIST 仍是學術研究和商業應用的熱點技術。預測未來的 LBIST 技術將向以下幾個方面進一步發展。

（1）適應更復雜的功能電路結構。當今，超大規模的 IC 設計往往具有部分或全部片上系統設計的特征，甚至包括一些設計重用的宏模塊和嵌入式的處理器內核，涉及多核、多時鐘域等復雜電路結構。為滿足人們日益增長的需求，更加復雜多樣的電路結構也將層出不窮，而 LBIST 技術也將隨之不斷更新換代。

（2）實現更智能的自測試解決方案。目前，自測試和可測試性設計的各環節設計流程和軟件工具相對獨立，設計實現的效果仍然很大程度上取決于設計人員的經驗和智慧?？梢岳蒙疃葘W習等臻于成熟的人工智能技術簡化和改進設計流程，減少人工參與，以實現綜合考慮各關鍵特性的最優方案，提高大規模集成電路測試的自動化和智能化水平。

（3）適應更高頻的測試時鐘。在線全速測試是 LBIST 的一大技術優勢，可以在很大程度上減少測試時間，也使得一些如小延遲故障等復雜故障模型變得方便可測。功能電路的時鐘頻率持續增大，LBIST 的測試時鐘也需要不斷與功能電路的工作時鐘相匹配，同時，更高的測試時鐘頻率也會給 LBIST 設計帶來更多的挑戰。

（4）適應更多樣的故障模型。芯片集成度越來越高，特征尺寸越來越小，生產加工工藝也日新月異，芯片可能出現的功能故障和性能缺陷也將越來越多樣化，如何精準地測試和診斷各種故障模型是 LBIST 技術面臨的又一大挑戰。

（5）達到更低廉的設計及實現成本。LBIST的面積開銷和硬件實現難度是其設計實現過程中無法避免的問題，以更小的代價達到相同的測試效果對 LBIST 產業應用具有很大的現實意義，也是未來 LBIST 技術發展和突破的關鍵著力點。

6 總 結

現場 LBIST 測試對于軍事、醫療和汽車等關鍵應用場景中的設備而言是必須的。上述場景中需要達到的測試目標也是非常嚴格的，即在最短的測試時間內實現最大的故障覆蓋率。LBIST的故障檢測能力決定了測試質量和測試耗時，并且取決于測試時序、PRPG 種子選擇和添加的插入點數量等因素。為了獲得最大的故障覆蓋率，LBIST 需要針對具體應用和設計進行具體的分析和優化?？梢灶A期，未來，LBIST 仍是大規模集成電路測試領域的一大研究熱點。