130 nm 7T SOI SRAM總劑量與單粒子協和效應研究

肖舒顏,郭 剛,*,王林飛,張 崢,陳啟明,高林春,王春林,張付強,趙樹勇,劉建成

(1.中國原子能科學研究院 核物理研究所,北京 102413;2.中國科學院 微電子研究所,北京 100029)

空間環境中充滿著大量的高能帶電粒子,其可直接影響電子器件的運行,進而造成運行異常、輸出錯誤、功能中斷、數據崩潰、電腦系統崩潰,甚至部件永久失效等嚴重后果[1]。相關的研究表明帶電粒子輻射引起的單粒子效應(SEE)和總劑量效應(TID)是導致航天器運行故障的主要原因。因此,對星載電子器件開展TID和SEE機理研究是現代航天器設計中的主要工作之一[2]。先前的相關研究表明電子器件的TID和SEE之間存在著明顯的協和效應。國內外從20世紀80年代開始就陸續開展了對電子器件TID與SEE之間協和效應的研究。隨著電子器件工藝尺寸及抗輻射性能評估技術的發展,SRAM器件中TID與單粒子翻轉(SEU)協和效應的研究已經從最早的微米器件逐漸拓展到了亞微米器件和納米器件[3-14]。早期對特征尺寸為微米量級SRAM的研究表明,TID輻照會引發器件閾值電壓的漂移,進而會對SEU敏感性有很大影響,最嚴重時器件的SEU截面在300 krad(Si)劑量輻照后增加了3個數量級[3-6]。對亞微米級SRAM協和效應的研究結果顯示,亞微米級SRAM的協和效應小于微米級SRAM,TID輻照后的器件SEU截面最大可以增加1個數量級,且在其中發現了協和效應的數據依賴性,即“印記效應”[7-9]。隨著研究器件特征尺寸的進一步減小,器件的TID影響機制發生了改變,從而導致了TID對SEE的影響也發生了改變。針對納米器件的研究表明,TID輻照對小尺寸工藝器件SEU截面的影響已幾乎不可察覺[10-11],TID輻照只能引起130 nm SRAM[12]和90 nm SRAM型FPGA BlockRAM[13]模塊SEU截面的小幅度增加,這些器件的協和效應遠不如微米級和亞微米級器件顯著,TID對于小尺寸MOS管的影響主要是在STI結構中形成漏電流,由NMOS漏電和其寄生電阻共同作用使存儲單元低電平上拉會引起“印記效應”,而PMOS漏電流增長充電使存儲單元高電平下降時間延長會引起“反印記效應”[14]。

由于SRAM中TID和SEE協和效應受器件結構和制備工藝的影響較大,因此,目前業界還沒有就相關機理達成共識。Zheng等[15]研究了特征尺寸為130 nm采用PD SOI工藝的6T結構SRAM中TID與SEU間的協和效應,結果顯示,TID輻照后器件的SEU截面有所增加,且器件SEU截面與TID輻照期間寫入的數據圖形間沒有明顯的依賴關系,TID輻照造成的晶體管閾值漂移會使存儲單元的靜態噪聲容限減小,最終使器件SEU截面增加。除此之外,有關SOI SRAM中的TID和SEE協和效應的研究報道相對較少,其相關物理機制也尚未完全明了。本文針對國產130 nm 7T SOI SRAM開展TID與SEE協和效應研究,通過實驗規律結合理論分析闡明效應機理,為未來抗輻射加固工作提供參考。

1 器件、測試方法與實驗裝置

1.1 器件

本研究采用一款特殊設計的國產130 nm SOI SRAM器件,容量為64 Kbit,其存儲單元為7T結構,工作時由電壓為3.3 V 和1.5 V的兩個電源供電,分別用于輸入輸出電路和存儲單元陣列。如圖1所示,存儲單元由4個NMOS晶體管(N1、N2、N3、N4)、兩個PMOS(P1、P2)晶體管和1個延遲晶體管(N5)組成,存儲單元的特征尺寸為3.9 μm×3.4 μm。當存儲單元讀取和寫入數據時,N5的電阻變得非常低,晶體管被打開。當數據寫入后進入保持狀態,N5關閉,其電阻將變得非常高,這樣可以有效地抑制單粒子瞬態對存儲單元的干擾,從而提高SOI SRAM的抗輻射性能。

圖1 7T SRAM存儲單元結構示意圖

圖2a為SOI SRAM存儲單元中NMOS晶體管和PMOS晶體管的結構,它們是體下源場效應晶體管(BUSFET),消除了由埋氧層形成漏電通道的物理條件,因此,漏電通道主要形成區域為淺槽隔離氧化區(STI),這部分結構在捕獲陷阱電荷后會在源極和漏極之間開啟微弱的漏電通道。圖2b為延遲晶體管N5的結構,它可以被認為是由1個電阻和1個晶體管并聯的組合。

圖2 存儲單元中BUSFET結構和延遲晶體管N5結構示意圖

1.2 測試方法

為驗證該款器件的協和效應是否存在數據依賴性,特別針對其開發了測試系統,測試系統通用于TID實驗和SEE實驗,可在TID實驗時對待測器件進行偏置并寫入特定數據,以便于在輻照后的SEE實驗中對協和效應的數據依賴性進行驗證。測試系統結構如圖3所示。

圖3 測試系統結構

為防止控制電路受到輻射影響,系統主要分為主板和子板兩部分,在子板中僅保留待測芯片和必要的通信接口,將主要的控制電路置于主板之上,主板和子板間通過30 m的長線連接,保證了在器件輻照過程中控制系統可以始終處于輻射場外區域。

1.3 實驗裝置

1) TID實驗

TID實驗在中國原子能科學研究院總劑量實驗平臺上開展。實驗使用劑量率為25 rad(Si)/s,共采用8個器件,分為4組,每組2個器件,輻照前對每組器件的其中1個寫入數據圖形“55”并在輻照過程中保持存儲狀態,另1個僅施加偏置電壓。4組器件分別輻照到0、300、500和750 krad(Si),輻照前后對所有器件均進行電參數測量。為防止TID和SEE實驗之間的長時間等待和準備造成器件退火,對TID實驗后的器件使用干冰保存,直到SEE實驗前半小時取出放置到室溫再進行下一步實驗。

2) SEE實驗

SOI SRAM的SEE實驗在TID輻照后24 h內進行,并在中國原子能科學研究院HI-13串列加速器重離子SEE實驗終端上開展。實驗所用離子種類、能量、LET和在硅中射程列于表1,其中重離子射程和LET由SRIM程序計算得到。實驗過程中對器件進行了LET由高到低的輻照,并在輻照過程中同步測量器件的SEU情況,每次輻照前預先寫入數據圖形“55”或“AA”,單次輻照的停止條件為累計100個翻轉或達到1×107cm-2輻照注量,單次輻照完成后記錄輻照注量和相應的翻轉次數用于計算SEU截面和后續分析。

表1 離子種類、能量、LET和在硅中射程

2 實驗結果

2.1 TID實驗對器件電參數的影響

在TID實驗中,3組器件被分別輻照到300、500和750 krad(Si)的累積劑量,1組器件未進行輻照。輻照后的器件電參數測量結果顯示,器件的讀寫功能正常,未出現存儲錯誤,測試過程中SOI SRAM器件的靜態功耗電流(IDD)隨劑量的累積不斷增加,且在電參數測試中寫入不同數據模式的情況下出現了明顯的差異。圖4為在電參數測試階段分別寫入全0和全1兩種數據模式下IDD與累積劑量的關系。兩種模式在0 krad的初始情況下IDD均為0.002 4 mA,經過750 krad劑量輻照后,全0模式下的IDD漲至1.26 mA,全1模式下的IDD漲至3.17 mA,全1模式下的電流漲幅明顯大于全0模式。

圖4 不同寫入模式下IDD與累積劑量的關系

2.2 TID對SEU截面的影響

通過重離子SEE實驗,得到TID輻照后的SEU截面情況。在TID輻照中和SEE實驗中寫入相同數據模式的器件,其SEU截面相對于寫入不同數據模式器件的SEU截面并沒有明顯的上升,因此該款器件不存在明顯的“印記效應”。SOI SRAM的SEU截面在TID輻照后出現了明顯的變化,且隨著累積劑量的不同而改變。

表2列出不同TID輻照后的翻轉截面。由表2可知,當入射粒子LET為5.0 MeV·cm2/mg時,TID輻照后的SEU截面相對輻照前有所提高,最高提高了2.2倍(500 krad(Si)劑量輻照后);當入射粒子LET為13.85 MeV·cm2/mg時,TID輻照后的SEU截面相對輻照前有所降低,最低降為輻照前的19.5%(500 krad(Si)劑量輻照后);當入射粒子LET為21.8 MeV·cm2/mg時,TID輻照后的SEU截面相對輻照前也有所降低,最低降為輻照前的34%(300 krad(Si)劑量輻照后);當入射粒子LET為37.4 MeV·cm2/mg時,TID輻照后的SEU截面相對輻照前同樣降低,最低降為輻照前的49.5%(750 krad(Si)劑量輻照后)。綜上所述,該款器件的SEU截面在TID輻照后呈現下降的趨勢,這與文獻[16]報道的同種工藝6T SOI SRAM器件的研究結果完全相反。

表2 不同劑量輻照后的SEU截面

2.3 LET對SEU截面的影響

通過對不同TID輻照后的SEU截面進行Weibull擬合和外推,得到完整的SEU截面曲線(圖5),圖5中包含擬合得到的飽和截面。器件在0、300、500和750 krad(Si)劑量輻照后的飽和截面分別為2.15×10-10、2.09×10-10、1.79×10-10、1.73×10-10cm2/bit,飽和截面在750 krad(Si)劑量輻照后最多下降了19.5%。假定飽和截面的10%處為SEU翻轉閾值所在點位,通過輔助線分析得到0、300、500、750 krad(Si)劑量輻照后的SEU閾值分別為5.13、5.18、5.17、5.17 MeV·cm2/mg,未出現明顯的變化。這一現象與文獻[8]的研究結果高度吻合,TID對SEU的影響主要是在飽和截面,而對翻轉閾值影響較小。

圖5 不同劑量輻照后的SRAM SEU截面擬合曲線

2.4 翻轉類型對SEU截面的影響

重離子LET為13.85 MeV·cm2/mg時,寫入數據為“AA”情況下不同劑量輻照后的SEU中“1→0”和“0→1”翻轉的截面如圖6所示?？煽闯?未進行TID輻照時,器件SEU中“0→1”翻轉截面要遠高于“1→0”翻轉截面;在TID輻照后“1→0”翻轉截面有升有降,總體在±30%左右波動,而“0→1”翻轉截面則整體呈現下降趨勢,最大下降了78.3%。因此,“0→1”翻轉截面的降低是造成該款SRAM器件SEU截面降低的主要原因。

圖6 “1→0”和“0→1”翻轉的截面

3 討論

3.1 瞬態脈沖傳播電路分析

由于電子在硅中的遷移率比空穴大得多,電子在電場的驅動下會迅速地被漏極收集,所以SOI SRAM的SEU截面是由處于關斷狀態的下拉NMOS晶體管決定的。圖7為存儲單元中“1→0”和“0→1”翻轉時單個瞬態脈沖傳播的等效電路。

圖7 SOI SRAM“1→0”(a)和“0→1”(b)翻轉時瞬態脈沖傳播的等效電路

3.2 TID對N5延遲晶體管的影響

在以往的研究[16]中表明,載流子遷移率在TID照射下會發生改變。晶體管中的載流子遷移率可由經驗式(1)[17]計算:

(1)

其中:αit和αot為模型參數,表征氧化層內固定電荷(ΔNot)和界面態電荷(ΔNit)對遷移率退化的貢獻;μ0為輻照前的遷移率。

載流子遷移率的變化會改變N5的電阻率ρ,載流子遷移率和電阻率的關系可表示為:

(2)

其中:q為電荷;n0和p0為導帶電子濃度和價帶空穴濃度;μn和μp為電子和空穴的載流子遷移率。

由式(1)得到,隨著TID的照射,載流子遷移率逐步下降,而式(2)中μn和μp的下降會導致電阻率的提升,延遲晶體管N5的等效關態電阻會增加,從而提升其延遲作用,最終導致SOI SRAM的SEU截面下降。

3.3 協和效應對抗輻射加固的啟示

航天器所搭載的電子器件在空間中受到輻射環境的影響會產生TID和SEE效應,以往的研究中通常認為TID會使SEE進一步劣化。通過本文的研究發現,在特殊的器件結構下,如本文中利用延遲晶體管N5作為加固的方案,TID的形成可能會降低SEE對器件的影響。TID在空間中主要由質子或電子沉積能量所引發,并隨著在軌時間的增加而不斷累積,所以具有類似設計的SOI SRAM在輻射環境中的抗SEE能力會隨著任務的進行不斷變好,這為今后的宇航電子器件抗輻射加固提供了啟示。

4 結論

本文通過實驗得到130 nm 7T SOI SRAM SEU截面隨TID的變化規律,采用Weibull擬合和外推得到器件的飽和截面和翻轉閾值,給出該款SOI SRAM的協和效應機理機制,N5晶體管因為TID輻照造成了載流子遷移率下降,使其等效關態電阻增加,提升了其延遲作用,導致翻轉截面大幅下降,這一現象證明了這種特殊結構SOI SRAM中TID對器件抗SEE性能的促進作用,對今后的電子器件抗輻射加固提供了啟示。