基于面向TTE的新型數據綜合系統的設計與實現

張會新,洪應平,姚玉林,楊應杰

1.中北大學儀器科學與動態測試教育部重點實驗室;2.91515部隊

0 引言

TTE是目前基于以太網的新型總線技術,將傳統以太網與時間確定性緊密聯系。相較于傳統以太網,TTE具有高寬帶、實時性、確定性、可靠性等特點[1-3]。通過計算PCF幀以及獲取同步時間來提高時鐘同步精度[4-6],能夠有效實現全局時鐘同步,顯著提高了網絡數據的可靠性和網絡資源利用率。同時,TTE完全兼容AS6802協議和IEEE802.3協議[7-9]。而TTE發展已成必然趨勢,讀取TT數據需設備兼容TTE協議,傳統總線與新型總線無法混合編幀。同時,在實際工程中設備采用多種通信端口。各種通信端口協議、傳輸距離、通信速率不同[10-12]。數據組合存在冗雜的數據處理問題。綜合上述背景,本文提出了面向TTE的新型數據綜合系統的設計與實現,將多種協議數據綜合傳輸與TTE相融合,實現了遠程控制。在能夠滿足系統高穩定性、高確定性要求的同時,還可通過上位機調控所需數據流,提高測試效率。

1 總體設計方案

測試系統遵循模塊化、高穩定和高效率的設計思想,整個系統由3塊模塊構成,分別為數據源模塊、數據綜合模塊和交換機模塊,數據源模塊作為背板使數據綜合模塊和交換機模塊通信。模塊與模塊之間使用VPX高速接插件,完成各模塊之間數據傳輸。同時,各模塊上配備1塊TTE核心板,內部集成TTE功能協議,方便接收TTE數據流。其總體設計框圖如圖1所示。

圖1 系統總體框圖

該系統主要實現數據接收與發送兩部分。TTE數據由數據源模塊,經TTE交換機模塊將數據流傳輸到數據綜合模塊,以此來實現數據接收。數據綜合模塊可將接收TTE數據經擴展數據輸出網口發送給計算機,通過對比來驗證數據的準確性。同時,數據綜合模塊底板可以接收LVDS數據、RS-422數據,還配備千兆以太網口接口。該模塊將接收的多種數據經綜合編幀,按要求輸出。

2 關鍵硬件電路設計

2.1 TTE交換機模塊

系統中TTE交換機板卡作為“交通樞紐”,實現TTE數據的接收與轉發,不參與數據流的綜合編幀。該板卡所使用的以太網PHY芯片為88E1145。TTE核心板與底板各配備1塊88E1145芯片,底板為TTE核心板引出3路以太網口:第1路與上位機相連,方便更改TTE核心板的參數配置,同時監控交換機數據延遲與抖動,以及TTE同步精度;第2路與TTE數據源板卡相連,轉發TTE流數據;第3路鏡像輸出流過交換機的數據,方便監控。底板中擴展出以太網接口,通過接插件與數據綜合板互通,形成TTE數據回路。

2.1.1 電源電路設計

為使系統更加穩定,設計電源輸入電壓為5 V,同時各模塊電源分離處理,減少器件之間干擾。為保證系統穩定以及啟動需大電流推動,選用LMZ31710RVQTD穩壓芯片。在滿足系統不同電流運行的情下,可通過調節VOUT、FB引腳的電阻提供穩定電壓。圖2為LMZ3170RVQTD電路圖。

圖2 LMZ3170RVQTD電路圖

2.1.2 網絡變壓器設計

為了增強電流信號,增大傳輸距離,提高抗干擾能力,設計了網絡變壓器電路,如圖3所示。GST5009LF適合長距離千兆以太網、全雙工應用,支持4對5類UTP電纜,適用于極端環境。

圖3 網絡變壓器電路

2.2 數據綜合模塊

數據綜合板卡用于整合處理數據。板卡中配備TTE、RS-422、傳統以太網、LVDS通信接口。主控芯片為XC7K160T,其內部有8對高速串行收發器,通信速率為12.5 Gbit/s,更高效處理數據。36 Kbit雙端口RAM,內置FIFO邏輯,用于片上數據緩沖。支持1 866 Mbit/s的DDR3接口。該板卡具有緩存功能,將其他數據與TTE數據進行混合編幀。RS-422等其他類型數據在幀中有固定位置,最終通過以太網傳輸到上位機。

2.2.1 千兆網電路設計

為了提高數據綜合編幀能力,確保數據傳輸的穩定性和有效性,設計了千兆網電路,如圖4所示。

圖4 88E1111電路圖

88E1111-BAB2I000芯片可依據混合信號實現均衡、回聲和串擾消除,同時以每s千兆位的速率進行數據恢復和糾錯。該芯片復位時低電平有效。復位信號拉高前芯片上電10 ms,其拉高時鐘需10個時鐘周期。同時,操作MDIO接口還需再等5 ms。復位通過配置CONFIG[6:0]引腳可實現PHY Adderss、PHY Operate Mode(操作模式)、Auto-Negotiation(自適應模式)。PHY芯片模式配置如表1所示。

表1 PHY芯片模式配置

2.2.2 LVDS通信模塊設計

LVDS信號的恒流源模式低擺幅輸出可實現高速傳輸能力,同時點對點傳輸速率可達800 Mbit/s。穩定性好、抗壓強度大。因此TTE數據與LVDS數據混編更加必要,經過調研比較多種芯片,最終選取多點低壓差分信號線路驅動器及接收器,芯片型號為DS91D176,電路如圖5所示。驅動器輸入端接收LVTTL/LVCMOS信號轉化為M-LVDS信號。接收端將此信號轉化為3 V的LVCMOS信號。

圖5 LVDS電路

2.2.3 RS422通信模塊設計

為了提高TTE數據靈活性,適應傳統化設備,本系統數據綜合板卡引入RS422接口。其數據信號輸出為差分信號,由驅動能力強的發送器和輸入阻抗高的接收器組成硬件電路,在傳輸距離和速度上優于RS232接口。本系統中RS422接口的收發器選用DS26C31芯片,具有4路差分線路驅動器,擁有多個收發節點,更好平衡數字數據傳輸。將TTL或CMOS電平轉化為RS422電平,保留CMOS低功耗特點。該電路使其在不加載RS422總線時斷電。同時,二極管靜電放電不會對輸入造成影響。電路如圖6所示。

圖6 RS422電路

3 系統邏輯設計與實現

3.1 整體邏輯設計

系統總體實現以下功能,分以下3種模式,分別為數據轉換及緩存、數據發送和數據綜合編幀。系統總體邏輯圖如圖7所示。系統上電,板卡及芯片開始復位和初始化。TT/BE數據經TTE核心板轉為FPGA可識別數據。同時將轉換數據與RS422、LVDS分別寫入FIFO,按組合類型進行編幀等待上位機指令。當上位機經ARP、ICMP(PING)、UDP協議與上位機互通后,按指令發出綜合數據。上位機實時監測TTE數據以及同步情況,另一網口將數據鏡像輸出。

圖7 系統控制邏輯流程圖圖

3.2 TTE數據結構

相較于傳統以太網,TTE增加了時間觸發流量類型。包括時間觸發(TT)消息、速率約束(RC)消息以及盡力傳輸(BE)消息。這3種數據符合標準以太網幀。TT/BE數據實時兼容AS6802協議和IEEE802.3協議,只是它們幀格式的Type域不同。TTE網絡設備提前設定了離線時間調度表,可以按照定義的表收發時間觸發業務。時間觸發消息(TT)便可避免物理鏈路和發生碰撞,減少數據幀延遲和抖動,提高數據傳輸安全性和實時性。此外,除了TT業務,還可去處理非時間觸發業務,確保業務即時傳輸。若非時間觸發業務未處理,合適時間會再次觸發TT業務。TT幀格式示意圖如圖8所示。

圖8 TT幀格式

盡力傳輸(BE)消息符合IEEE802.3標準的傳統以太網,兼容現有的以太網標準。BE業務在傳輸時無需考慮傳輸時間、延遲與抖動,不考慮能不能到達目的節點。在TTE數據中,BE業務在無其他業務時才會傳輸,其傳輸優先級最低。圖9是BE幀格式示意圖。

圖9 BE幀格式

協議控制幀(PCF)僅作用于時鐘同步階段,屬于TT幀。時鐘同步階段,同步主節點將PCF幀發送到壓縮主節點,壓縮主節點根據PCF幀所到時間計算平均值,后將新的PCF幀發送到同步從節點來實現同步。PCF幀格式示意圖如圖10所示。

圖10 PCF幀格式

3.3 PCF幀同步邏輯

時間觸發以太網由全局高度統一的本地時鐘來保證TT數據的安全性、實時性。分布式時鐘同步對TTE很關鍵。主要通過計算機、網絡幀抓包來查看時鐘同步情況,確定系統是否正常。本系統測試時,數據編幀后發送到上位機,經監測計算機可實時查看同步信息。同步主節點(SM)先將PCF幀發送到壓縮主節點(CM)。壓縮主節點將點到點所消耗時間取平均值,重新組合FCF幀返回同步主節點,實現同步。PCF幀時鐘同步邏輯如圖11所示。101～104端系統為同步主節點,201交換機為壓縮主節點,其余節點為同步客戶端。同步控制器轉發301～304 PCF幀到壓縮主節點。壓縮主節點建立一組新的PCF380后返回端系統,將終端系統與其他控制系統連接起來。

圖11 PCF幀時鐘同步邏輯

3.4 TTE數據轉換邏輯設計

根據時序可將測試數據轉化為所需要的波形。TT、BE數據需設備兼容TTE協議。上位機將TTE數據經交換機板卡發送到TTE核心板。將TTE數據轉換為FPGA所需波形模塊,實現了上位機與數據綜合板卡互通。數據綜合板卡讀取數據包時,核心板卡先將TX_REQ(數據請求信號)拉高,TX_DVAL(數據有效信號)也隨之拉高,從而開始傳輸有效數據。數據傳輸完成后,有效信號拉低。網路包發送時序如圖12所示。

圖12 網絡包發送時序

3.5 TTE數據綜合邏輯設計

數據綜合模塊接收到由交換機轉發數據綜合模塊的TTE數據后下載緩存,該模塊將TTE幀解碼提取數據部分后發送給地面設備。同時數據類型處可區分多種總線數據的標志部分。TTE數據幀結構在數據解碼時與傳統以太網幀格式相同,而幀類型不同。數據綜合模塊將各通道的綜合數據按照表2的內容向外發送并進行數據編幀。綜合數據編幀格式(數據域)如表2所示。編幀后數據包含前導碼、IP地址、端口號、協議類型等,經UDP發送。UDP發送模塊狀態跳轉邏輯如圖13所示。

表2 綜合數據編幀格式(數據域)

圖13 UDP發送模塊狀態跳轉邏輯圖

4 測試結果與分析

該系統由數據源板卡、數據綜合板卡、交換機板卡組成。圖14為TTE綜合測試系統。數據源板卡通過VPX接插件將交換機板卡和數據綜合板卡相連接,同時提供板卡電源和模擬TTE數據。此外搭配TTE上位機管理軟件,配置板卡的基本參數,以實現對TTE數據同步精度、通信抖動的監測。

圖14 TTE綜合測試系統

TTE時間同步測試前,將TTE綜合測試系統以及上位機搭建完成。數據發生器產生數據源,編幀后由交換機發送數據綜合板卡,該板卡將數據混合編幀后發送到上位機監控界面?？蓪崟r監測上位機交換機以及數據綜合板卡時間同步精度等信息。TTE交換機各參數監控如圖15所示,試驗結果表明,交換機同步精度為64 ns,系統完成同步。

TTE數據綜合板卡各參數監控如圖16所示。時鐘同步精度可達40 ns,通信抖動為392 ns。

圖17為PCF同步數據圖,包含IP地址、MAC地址、幀類型、數據、PCF幀類型、整合周期以及同步時鐘延遲信息。

圖17 PCF幀同步數據

鏡像網口輸出經過交換機的PCF幀以及數據類型為0x88d7的TT數據,如圖18所示。

圖18 鏡像網口報文

系統與上位機連接后,將適配器網絡IP地址、端口號等設置完成后,上位機發送數據綜合排列類型指令,數據經傳輸、轉換、綜合后,通過UDP協議發送到上位機。UDP數據信息如圖19所示。行標號0030、0090、00f0、0280分別為LVDS、RS422、TT、BE數據。實驗結果表明:該系統實現多種數據混編,滿足設計需求。

圖19 UDP數據信息圖

5 結束語

本文提出的面向TTE的數據綜合測試系統,以FPGA為控制核心,千兆以太網作為主要通信接口,采用模塊化思想設計各種功能板卡,完成了TTE網絡與傳統以太網的協議兼容,實現了與傳統總線的數據融合。系統通過上位機進行控制,能夠設置輸出數據類型,試驗結果表明,該系統能夠在同步精度高達40 ns、通信抖動僅為392 ns的前提下,對多種數據混編后穩定輸出,無亂碼現象。