Chiplet 封裝用有機基板的信號完整性設計

湯文學，孫瑩，周立彥

（1.中科芯集成電路有限公司，江蘇無錫 214072；2.無錫中微高科電子有限公司，江蘇無錫 214035）

0 引言

摩爾定律在設計、制造、封裝3 個維度上推動著集成電路行業發展。隨著硅工藝節點的逐代升級，每平方毫米的晶體管數量從1.8 萬個增加到5 000 萬個，芯片功能也從單純的數字邏輯擴展到集數模轉換、FPGA、存儲器件、高速接口于一體，這一進程推動了片上系統（SoC）的產生，從而將電子信息系統的發展推向了新的高度[1]。

隨著SoC 的發展，其高復雜度、長周期、低良率的特點導致制程微縮的研發投入和加工成本急劇攀升。為了解決這些問題，將不同功能的模塊從大規模單芯片上解耦成為新的發展方向。通過將多個單功能或多功能的IP 核芯片化，再通過中后道技術對其進行復用和集成，形成1 個完整的系統，即芯粒（Chiplet）架構技術[2-4]。相較于傳統的SoC 技術，Chiplet 架構技術的各計算單元和接口可以選擇不同的工藝制程，以滿足不同器件的異構集成需求。由于單顆Chiplet 的面積小，其制造過程中的良率得以提升，可以降低制造成本。同一款Chiplet 可以在不同產品中重復應用，不同款Chiplet 可以根據市場需求靈活組合，以縮短產品上市時間。2022 年初，Intel 等發布了UCIe 標準[5-7]，該標準對Chiplet 協議層、芯片間適配、物理層、接口等內容進行了規范性描述，并更新了時鐘結構、功率噪聲、電源效率等內容。2022 年12 月，由國內集成電路領域的相關企業和專家制定的《小芯片接口總線技術要求》團體標準發布。2023 年初，中國Chiplet 產業聯盟牽頭發布《芯?；ヂ摻涌跇藴省?。在中美貿易摩擦升級、技術制裁加劇的背景下，國內正不斷研究UCIe 的兼容和替代方案，以不斷提升自身的技術實力和競爭力。

本文圍繞UCIe 中關于電氣物理層的相關內容，對不同封裝類型和互連通道的電氣指標進行解讀，并結合有機基板工藝，從設計和仿真的角度探討了應對Chiplet 互連的標準封裝方案的技術可行性，有助于推動國內芯?；ミB集成技術的發展。

1 Chiplet 封裝方案及模型

1.1 典型Chiplet 封裝方案

按照封裝結構，系統集成技術可分為2D、2.5D 和3D 封裝；按照封裝材料，基板可分為硅基板和有機基板；在UCIe 中，Chiplet 封裝方案分為先進封裝方案和標準封裝方案。

在UCIe 中，采用先進封裝方案的模塊被稱為先進封裝模塊，1 個先進封裝模塊應當包含1 對時鐘，64 個單端數據通道（用于發送和接收數據的有效通道）以及1 個跟蹤通道[5]。典型的先進封裝技術包括Intel 的嵌入式多芯片互連橋接（EMIB）技術[8]、臺積電的CoWoS（Chip on Wafer on Substrate）技術[9]以及日月光的FOCoS-B（Fan-OutChiponSubstrateBridge）技術[10]，不同先進封裝方案的結構如圖1 所示。以上3 種先進封裝技術的共同特點是采用2.5D 異構集成方式，將硅基板埋嵌在有機基板中以實現混合使用，利用硅基板實現高密度、短互連，利用有機基板完成剩余互連。先進封裝方案適用于具備多引腳和高帶寬需求的產品，如高帶寬存儲（HBM）[11]接口，其由1 024 個I/O 引腳組成，并需要滿足100 GB/s 以上的帶寬要求，其缺點是加工成本很高，難以實現長距離互連，在靈活性方面存在不足。

圖1 不同先進封裝技術結構

在UCIe 中，標準封裝方案依托于2D 結構，通過有機基板實現互連，采用標準封裝方案的結構如圖2所示。每個標準封裝模塊由1 對時鐘、16 個單端數據通道以及1 個跟蹤通道組成。集成Chiplet 的典型標準封裝技術的代表是AMD 公司提出的IF（Infinity Fabric）技術[12]，其分布式架構由可擴展數據結構和可擴展控制結構組成，已經在第一代和第二代的霄龍處理器中得到應用。標準封裝方案技術成熟且成本較低，有機基板具有較低的介質損耗，能夠滿足高頻率、高速、長距離的信號傳輸需求，布線靈活度高，適用于各種集成方案。標準封裝方案的主要缺點是互連密度低，導致帶寬受限。

圖2 采用標準封裝方案的結構

1.2 Chiplet 封裝電氣互連驗證

在UCIe 中，針對標準封裝和先進封裝方案中的電氣互連通道，采用電壓傳遞函數（VTF）作為衡量電氣互連通道損耗和串擾的指標。VTF 可以基于發送端（TX）/接收端（RX）的阻容分量（Rt、Ct、Rr、Cr，Rt為TX 的電阻，Ct為TX 的電容，Rr為RX 的電阻、Cr為RX 的電容）對無源通道的微波散射參數（S 參數）進行轉換。相較于使用S 參數，使用VTF 可以綜合地評估電氣互連通道的性能。將VTF 損耗定義為L（f），L（f）為TX 電壓Vr（f）與RX 電壓Vs（f）的比值，單位為dB，其計算公式為

在直流情形下，將直流耗損定義為L（0），其與通道寄生電阻Rchannel相關，L（0）的計算公式為

將VTF 串擾定義為XT（f），其為非預期接收端與發送端功率比的疊加，XT（f）的計算公式為

其中，n 為非預期接收端數量，Vai（f）為對應非預期接收端觀測電壓。

在兩端阻容作用下，VTF 曲線與S 參數在描述傳輸通道的頻域特性方面存在明顯的不同。因此，在UCIe 中，在16 Gbit/s 的速率下，VTF 損耗需要滿足一定的約束條件，相關約束條件如表1 所示。

表1 VTF 損耗需滿足的相關約束條件

市面上暫時沒有用于VTF 仿真的專用工具，為進一步解讀UCIe 中的指標，采用Keysight ADS 仿真工具中的傳輸線模組，通過交流仿真模塊的轉換，對比3種阻容配置下的VTF 損耗和VTF 串擾，結果如圖3所示，同時比較特定驅動能力下的RX 眼圖。

按照無錫中微高科電子有限公司的有機基板設計標準進行設計，使用的介質材料的相對介電常數DK=3.2、介電損耗角正切DF=0.006，將線寬設計為20 μm，以匹配50 Ω 的特征阻抗。與端口匹配的插入損耗相比，VTF 損耗曲線呈現隨頻率和線長的增加而增大的趨勢。RX 端接50 Ω 電阻時，直流損耗偏離0 點，而VTF 損耗呈現與線長相關的周期振蕩。在UCIe 中，當頻率為0～8 GHz 時，要求VTF 損耗不侵入Mask 區域（評估VTF 損耗是否符合要求的閾值）。從圖3（a）可知，當線長大于25 mm 時，VTF 損耗會超出限定范圍。從圖3（b）可知，當線距為40 μm 時，紅色曲線在8 GHz 附近侵入Mask 區域，此時常規的封裝設計無法滿足VTF 串擾的限定范圍，因此，當線寬為20 μm時，線距應大于40 μm，即大于2 倍的線寬。在實際設計中，需要進一步確保布線和過孔的回流效果。通過使用具有9 mA 等效驅動能力的TX 緩沖器，能夠在50 Ω 端接條件下驅動RX，實現450 mV 的電壓擺幅。從圖3（c）可知，在40 mV 的眼高約束下，眼寬為55.5 ps（0.89 UI），滿足UCIe 要求。

在無端接條件下，標準封裝的互連線性能受到寄生電感和RX 電容的影響。從圖3（d）可知，直流損耗為0，在寄生電感與RX 電容共同作用的儲能振蕩下，VTF 損耗在0～8 GHz 甚至更寬的頻段內出現大于0的現象，為了避開前幾個VTF 損耗波谷，互連線長度需要被限制在15 mm 以下。從圖3（e）可知，當線距與線寬比為2.5 時，藍色曲線侵入Mask 區域，無法滿足VTF 串擾要求，這說明反射疊加進一步加重了串擾問題。在相同的驅動條件下，眼圖的塌陷和抖動變得嚴重，眼寬僅為40.2 ps（0.64 UI），如圖3（f）所示。

在UCIe 中，先進封裝方案要求的通道互連長度僅為2mm，標準封裝方案要求的通道互連長度為25 mm，該標準主要考慮到在先進工藝條件下，通道互連長度會受到50 Ω 阻抗偏離和微小尺寸的寄生效應限制。在1.8 μm 線寬工藝中，寄生電阻的量級達到了10 Ω/mm。從圖3（g）可知，隨著線長的增加，VTF 損耗快速增大。在理想模型下，3 mm 的通道互連長度已超出標準。同時，線寬變小同樣會導致VTF 損耗的增大，這成為先進封裝方案中提升布線密度與保障傳輸質量之間的主要矛盾之一。先進封裝方案未配置電阻性端接，較短的通道互連長度下信號反射的影響變小，薄介質層導致傳輸線與回流平面緊密耦合，線距小于等于2 倍的線寬也可以滿足VTF 串擾的要求，線距對VTF 串擾的影響如圖3（h）所示。從圖3（i）可知，在相同驅動下，線路的寄生電阻導致電平轉換邊沿塌陷嚴重，眼寬為45.9 ps（0.73 UI）。

基于相對理想的傳輸模型，針對UCIe 中對不同封裝方案和阻容配置的約束條件進行驗證。結果表明，先進封裝（無端接）和標準封裝（無端接）方案能夠實現更優的空間配置，而標準封裝（有端接）方案在常規端接配置下最大限度地保留了通道性能完整性。在此基礎上，以無錫中微高科電子有限公司的有機基板工藝為依托，對標準封裝方案的布局進行設計，本團隊進一步考慮了實際布線中過孔、焊盤、繞線等工藝結構對通道性能的具體影響，最終目標是為了達到UCIe 的設計要求。

2 Chiplet 標準封裝方案設計與信號完整性仿真

本文提出的高密度基板工藝是通過在覆銅板的兩面實施電鍍通孔銅柱、介質層壓合、表面研磨、圖形化布線的重復流程，實現多層布線。有機基板工藝的最小線寬/線距為20 μm/20 μm，在芯片倒裝區域，線寬/線距可進一步縮小為15 μm/15 μm。高密度基板的層疊結構與高速信號層的分布如圖4 所示，在最高12 層的布線結構下，為了確保高速信號的完整性，采用電源/ 地-信號-電源/ 地的帶狀線布局，將L3/L5/L8/L10 層作為高速信號的布線層。

圖4 高密度基板的層疊結構與高速信號層的分布

在UCIe 中，理想的凸點節距是100～130 μm，以確保所需的互連帶寬密度。制造商可以根據自身的實際工藝能力進行調整，聯華電子股份有限公司采用了146 μm 的凸點節距。本團隊在有機基板設計過程中，遵循加工規范要求的節距（150 μm），根據UCIe 要求的凸點布局方式，計算出垂直互連引線方向上單個TX/RX 模塊的邊緣寬度為612.6 μm。若在單層上實現20 個通道（含時鐘、有效信號、跟蹤信號）的布線，通道的平均寬度僅為30.6 μm，因此，在芯片的倒裝區域實現合理的布線設計非常困難。采用雙層布線通道的設計，通道的平均寬度增加為61.3 μm，有助于實現合理的布線設計。

參照AMD 公司IF 技術的分布式架構設計，采用單邊雙Chiplet 的布局，主Chiplet 的尺寸為28 mm×15 mm，主Chiplet 周圍分布8 個小Chiplet，每個尺寸為10 mm×7.5 mm。TX/RX 接口被有序地排列在小Chiplet 的中央區域和主Chiplet 的長邊邊緣位置，這些接口通過4 層走線實現了全通道的互連。將常規區域的線寬/ 線距設置為20 μm/40 μm，其中近端Chiplet 的前、后排信號分別在L3、L5 層進行布線設計，信號線長約為10 mm；遠端Chiplet 的前、后排信號分別在L8、L10 層進行布線設計，信號線長約為25 mm。實際的互連密度為每毫米60 個通道。在單通道數據傳輸速率為32 GT/s 的條件下，每毫米的帶寬達到了240 GB/s，該設計滿足UCIe 的帶寬要求。Chiplet 集成布局模型如圖5 所示。

圖5 Chiplet 集成布局模型

采用高頻電磁仿真工具Ansys HFSS 對互連模型中的無源通道進行模擬和分析。使用Ansys HFSS 的時域反射阻抗（TDR）分析功能對常規走線（Global）區域的特性阻抗進行測量，走線區域的特征阻抗為50～52 Ω，其與預期設計相符。在Chiplet 倒裝區域，由于線寬變小并且通孔對應位置的回流平面被挖空，導致局部的特征阻抗偏高，基板互連的結構模型與TDR仿真曲線如圖6 所示。

圖6 基板互連結構模型與TDR 仿真曲線

使用Ansys HFSS 提取了S 參數，將其轉換為VTF。近端Chiplet（互連線長為10 mm）和遠端Chiplet（互連線長為25 mm）的VTF 損耗如圖7（a）所示。當頻率為8 GHz 時，近端Chiplet 的VTF 損耗為－4.94 dB，遠端Chiplet 的VTF 損耗為－5.56 dB，均符合UCIe 要求。兩者之間的差異主要來源于兩端阻容負載產生的反射振蕩。盡管倒裝區域的局部阻抗有所突變，但其對整體性能的影響相對有限。近端Chiplet 和遠端Chiplet 的VTF 串擾如圖7（b）所示，當頻率為8 GHz時，近端Chiplet 的VTF 串擾為－30.16 dB，遠端Chiplet 的VTF 串擾為－26.12 dB。產生串擾的主要原因為當參考地平面回流能力不足時，鄰近信號之間的能量發生耦合。在長距離布線中，需要特別注意減小信號線之間的耦合強度，以降低潛在的串擾。得益于RX 良好的端接匹配，兩種長度的互連線在9 mA 的TX 驅動下都能得到良好的信號質量。圖7（c）（d）為近端Chiplet 和遠端Chiplet 的眼圖，近端Chiplet 的眼寬為53.1 ps（0.85 UI），遠端Chiplet 的眼寬為52.6 ps（0.84 UI），這說明線長差異導致的信號邊沿退化及串擾對眼圖抖動的影響有限。在缺少特定電源噪聲模型的情況下，本文未針對基板的同步開關噪聲進行建?；蚍治?，但得益于有機基板的空間布局靈活性，信號通道在合理的端接配置下可以滿足UCIe 的設計要求，這一結果有望為Chiplet 應用提供重要的設計和加工支持。

圖7 Chiplet 集成模型的VTF 損耗和眼圖

3 結論

本文基于國內有機基板工藝，完成了Chiplet 的標準封裝布局設計，并對信號完整性進行了仿真分析。結果表明，該設計在單通道傳輸速率為32 GT/s 的條件下，可實現每毫米240 GB/s 的邊緣帶寬密度。同時，近端Chiplet 和遠端Chiplet 的VTF 損耗與VTF 串擾及眼寬均滿足UCIe 的設計要求。本文對VTF 指標的仿真方法進行了確認，并深入研究了國內有機基板在Chiplet 應用方面的設計加工潛力，證明國內有機基板在Chiplet 應用方面具有良好的前景，為推動Chiplet通用協議的國產應用轉化提供了有價值的參考。有機基板的尺寸所導致的延遲和能效問題仍然是其相對短板，因此需要與上下游單位進行更深入的合作與探討，以尋求解決方案。