FPGA中單指數核信號梯形成形算法優化與實現

祝 翔,何劍鋒*,曾家駿,袁兆林

(1. 東華理工大學信息工程學院,江西 南昌 330013;2. 江西省放射性地學大數據技術工程實驗室,江西 南昌 330013;3. 江西省核地學數據科學與系統工程技術研究中心,江西 南昌 330013)

1 引言

本文對單指數核信號梯形成形算法在FPGA的設計進行了優化,在Simulink環境下,設計搭建了基于Z變換的一般核脈沖梯形成形平臺和模塊化級聯型結構核脈沖梯形成形平臺,對兩種平臺結構進行比較分析與抗噪結構性改進,并設計了一個直接I型FIR低通濾波器,對高速ADC輸入信號進行噪聲濾除,噪聲濾除效果良好,減少了噪聲對測量精度和能量分辨率的影響,最后通過工具自動生成Verilog代碼移植到FPGA上,降低了研究的時間成本。

2 單指數核信號梯形成形算法公式推導

數字多道脈沖幅度分析器(DMCA)的設計中,梯形濾波成形算法是對核信號進行濾波成形處理使用頻率最高的一種方法,因為梯形濾波成形的信號是一個等腰梯形,脈沖前后沿時間相等,脈寬窄,下降速度快,脈沖的上升沿和平頂寬度可以獨立調節,以適應不同成形需求的實驗,能有效抑制彈道虧損[11,12]。理想核脈沖的梯形濾波成形如圖1所示。

圖1 梯形成形示意圖

核輻射信息經過閃爍體探測器或半導體探測器等核輻射探測器轉換成電信號,這些核脈沖信號幅值不同、隨機分布,但波形相似,其上升速度快、時間很短,下降緩慢、時間較長,頂部尖銳,波形圖形的特征與指數衰減信號十分類似[13]。

設前放輸出理想狀態的單指數衰減信號,時域表達式為

Vi(t)=Vmax·exp(-t/tao)·u(t)

(1)

式中,Vmax為單指數衰減信號的幅值;tao為單指數衰減信號的時間常數;u(t)為標準單位階躍函數。以Ts為采樣周期進行采樣,則有脈沖序列表達式為

Vi(t)=Vmax·exp(-n·Ts/tao)·u(t)

(2)

對(1)式作Z變換,且令d1=exp(-n·Ts/tao)則有

Vi(z)=z·Vmax/(z·d1)

(3)

圖1中,Vmax為輸出梯形信號的高度,ta為輸出梯形信號的上升沿,tb為輸出脈沖的寬度,d為梯形的平頂寬度,d=tb-ta;用分段函數表示梯形信號

從高等教育領域來分析，大數據在提供教育決策支持、推進教育教學改革以及深化教育管理變革等方面都起到了顯著的作用。目前各教育主管部門和高校由于重視程度、基礎條件、研究能力以及資金投入不同，大數據的應用發展水平也大不相同。如果要加強大數據在高等教育領域中的應用，充分發揮教育領域中海量數據的真實價值，應該需要從以下幾個方面繼續努力。

(4)

其中,y1(t)=Vmax·t;y2(t)=-y1(t-ta);y3(t)=-y1(t-tb);y4(t)=-y1(t-tc)。把上述子式代入式(4)做單邊Z變換。

則有表達式為

(5)

其中,na=ta/Ts,nb=tb/Ts,nc=tc/Ts。

那么,由表達式(3)和表達式(5)則可以得到梯形濾波成形算法的Z變換函數

(6)

式中,na、nb為調節參數。

對式(6)進行Z逆變換,則可求得其時域表達式

V0(n)=2·V0(n-1)-V0(n-2)+

+Vi(n-nc-1)-d1·[Vi(n-2)-Vi(n-na-2)-Vi(n-nb-2)+Vi(n-nc-2)]}

(7)

根據時域表達式(7)就可以在MATLAB中編寫腳本程序進行仿真,并在Simulink環境下搭建核脈沖梯形成形平臺進行系統級仿真驗證?？梢酝ㄟ^改變na、nb的值在仿真中實現對梯形成形信號的調節。

3 梯形成形算法MATLAB仿真與模型改進

根據單指數衰減脈沖信號式(1)在MATLAB R2017b中編寫梯形成形濾波腳本程序,以單指數衰減信號來模擬探測器的輸出信號,仿真后得到效果如圖2所示?？紤]到實際情況中,探測器輸出的信號會存在一定的噪聲干擾,電子學噪聲和高速ADC實時采樣高頻噪聲與有用信號疊加后會降低測量精度,影響能量分辨率[14,15]。核電子學噪聲產生影響的主要是熱噪聲和散粒噪聲,這兩者都是呈高斯正態分布的,因此,為了使仿真實驗更貼近現實,在單指數衰減信號上疊加了一個高斯加性白噪聲來模仿現實噪聲所產生的影響,仿真波形如圖3所示。

圖3 加噪聲信號梯形成形MATLAB仿真

經過腳本程序進行模擬之后,在Simulink中建立梯形濾波成形平臺,建立了直接型和模塊化級聯型兩種脈沖梯形成形平臺,讀取疊加噪聲的脈沖信號查看波形,Vmax=5,Vmax=3,Vmax=6,取量化時間ta=50,tb=100,得到濾波成形的波形如圖4所示。腳本程序模擬出的良好波形在Simulink中噪聲更加明顯,對脈沖信號的梯形濾波成形帶來影響,產生了基線誤差。在直接型梯形成形平臺中,梯形成形曲線不夠平滑,且出現了基線漂移,而在初始設計的模塊化級聯型梯形成形平臺中,雖然噪聲的影響比直接型平臺的小,但是也產生了基線漂移。這是因為在模型結構上,沒有對噪聲進行優化處理,差分運算部分靠前而非差分運算部分在后,這樣的結構導致了濾波成形平臺的整體結構抗噪性弱[16]。

圖4 兩種梯形成形平臺濾波效果對比

綜合以上原因,對上述方法做出了一些改進調整。首先,在模擬的梯形成形算法上,引入FIR濾波,在采樣頻率為50MHz的情況下,經過多次實驗,確定了較好的數字截止頻率ωn=0.45,基于MATLAB的fir1函數,求出濾波系數,再用MATLAB函數庫中的filter函數濾波,設計了一個長度為32位的低通濾波器,濾除噪聲,降低噪聲產生的負面影響。其次,在梯形成形平臺設計中,利用filterDesigner工具箱,選用等波紋的設計方法,設置采樣頻率為50MHz,設計了一個7階等波紋FIR低通濾波器。由于其是有限單位脈沖響應,且具有很好的選頻特性,在濾除噪聲的同時擁有較好的穩定性[17]。經過FIR數字濾波器后,輸入信號的噪聲得到很好的濾除,噪聲濾除前后效果對比如圖5所示。

此外,在梯形成形平臺結構設計上采用模塊化設計,設計了級聯型濾波平臺的同時,改變了差分結構的位置,將整個負反饋結構的位置前移,削弱了噪聲累積,使得基線漂移的情況得到改善。整體改進后的級聯型平臺梯形成形效果如圖6所示?；€漂移得到改善,對輸入信號濾除噪聲后進行的梯形濾波成形,噪聲得到明顯的抑制,濾波成形的梯形效果良好。

3 FPGA硬件實現與分析

采取級聯型結構實現梯形成形濾波器的設計與驗證,其本質上是由級數低的濾波器級聯形成級數高的濾波器,每個濾波器都是獨立的模塊,并且將前一級的輸出作為后一級的輸入。如果由直接型結構實現梯形成形濾波器的設計,資源耗費大、結構復雜,并且數字處理有限精度的情況下,系統穩定性較差。采用級聯型結構設計后,降低了資源消耗,優化了模型結構,提升了運算速度,并且系統更加穩定。設計好的級聯型梯形成形濾波器模塊化結構如圖7所示。

圖7 梯形成形濾波器模塊化結構

輸入信號從Input進入后先經過FIR低通濾波器,濾除噪聲后進入第一級模塊做延時處理,然后將第一級模塊的輸出作為后一級模塊的輸入,以此類推直至第五級模塊結束,最后由Output輸出梯形成形結果,成形波形可添加一個示波器模塊Scope進行觀察。

FIR低通濾波器模塊是對輸入信號進行噪聲濾除,其輸出信號的噪聲大大降低,噪聲的濾除效果如圖5所示。FIR低通濾波器輸出的信號作為第一級模塊的的輸入,第一級模塊對濾除噪聲的核脈沖信號進行nb個延時,輸出信號就是從低通濾波器輸出的信號減去nb個延時后的信號,輸出波形是在濾除噪聲信號波形后nb處將濾除噪聲信號進行翻轉。第二級模塊將第一級模塊的輸出作為輸入,并將這個信號延時一個時鐘周期再乘以d＿1,輸出信號則由將第一級模塊輸出的信號減去延時一個時鐘周期再乘d＿1的信號所得到,仿真輸出的波形則是第一級模塊輸出波形的幅度峰值。第三級模塊的結構與第一級模塊相同,輸出信號是第二級模塊輸出的信號與將第二級模塊輸出的信號作na個延時后的信號做差得到的結果。第三級模塊的輸出作為第四級模塊的輸入,輸出信號則是輸入信號加上延時一個周期輸入信號的兩倍增益與輸入信號延時兩個周期的差,第四級模塊是一個負反饋結構,不能夠輕易調換位置,否則會產生基線漂移。第五級模塊則是將第四級模塊輸出的信號除以na,輸出波形就是將本季模塊的輸入信號波形縮小na倍,也就是最后成形的梯形。

在Simulink設計好梯形濾波成形平臺后,在Code選項卡調用HDL Workflow Advisor生成工程文件,用Quartus和Model-sim仿真軟件打開工程文件對梯形成形效果作仿真驗證。在生成工程時,硬件語言可以選擇為VHDL或者Verilog HDL,可以根據實驗需求進行選擇。選用Verilog HDL語言生成工程后,由Quartus開發工具對整個工程進行編譯、綜合、布局布線,直至在FPGA上完成整個工作流程。用Model-sim仿真得到梯形成形波形如圖8所示,得到的波形與MATLAB仿真測試波形的效果基本一致,FIR低通濾波器對噪聲濾除效果好。

圖8 梯形濾波成形Modelsim仿真

模擬驗證通過后,在Quartus Prime中調用工具欄的Signal Tap Logic Analyzer 進行板級調試,調試時設置好所需參數,添加捕捉的波形,并設置觸發條件,設置完成后進行一次綜合編譯,最后將FPGA硬件開發板上電,選定設備為開發板,將綜合后的程序下載到FPGA硬件,傳輸數據并捕捉波形。本次實驗選用的是Altera公司的EP4CE10F17C8芯片完實現多道數字濾波成形算法的設計。采用的是CIT-3000SY X 熒光元素錄井儀實測的部分原始數據進行實際測試,通過Signal Tap對梯形成形濾波器輸入輸出的數據進行捕捉和觀察驗證,捕捉的波形如圖9所示。波形捕捉準確,最終完成了數字多道梯形成形算法在FPGA的實現與改進。

圖9 梯形濾波成形Signal Tap 時序驗證圖

4 結論

本文對單指數核脈沖的級聯型結構梯形濾波成形平臺改進后,提升了結構抗噪性,設計的直接型FIR低通濾波器對噪聲能進行有效濾除,降低了噪聲的干擾;對單指數核脈沖作梯形成形仿真,確定了合適的成形參數,能對成形脈沖進行調節從而適應需求;使用Simulink的HDL Code工具后,整體的設計使得FPGA開發流程得以簡化,硬件資源消耗降低,通過Signal Tap Logic Analyzer 內嵌邏輯分析儀對實際數據的成形波形進行觀察分析,結果與仿真結果基本一致,取得了不錯的測試結果,對數字多道脈沖幅度分析器后續的設計工作具有一定幫助。