一種小體積X波段頻率合成器設計

胡 蓓，王 韜

一種小體積X波段頻率合成器設計

胡 蓓，王 韜

（中國電子科技集團公司第二十研究所，西安 710068）

介紹了一種小體積頻率合成器的設計，該頻率合成器通過直接數字頻率合成器（DDS）產生線性調頻信號，通過鎖相環產生固定二本振信號，通過鎖相環（PLL）與2倍頻器產生一本振信號，通過變頻部分完成二次混頻產生射頻激勵信號。同時采用現場可編程門陣列（FPGA）完成DDS控制以及與系統通訊，電源控制部分產生各種電源。

頻率合成器；鎖相環；直接數字頻率合成器；本振；變頻

0 引言

隨著微波元器件體積的不斷減小，頻率合成器的體積也在不斷減小，在設計上更加緊湊[1]。本文介紹一種小體積X波段頻率源[2]的實現。

1 主要功能

產生Ku波段跳頻一本振信號（1路輸出）；

產生C波段二本振信，單點頻連續波（1路輸出）；

產生X波段跳頻發射激勵信號（1路輸出）；

產生X波段跳頻檢測信號（1路輸出）；

產生S波段單點頻連續波參考信號（1路輸出）；

產生1 GHz高時鐘連續波信號（1路輸出）；

產生50 MHz連續波低時鐘（4路輸出）；

故障檢測設置6個故障檢測點：一本振、二本振、發射激勵、高時鐘、低時鐘、直接數字頻率合成器（Direct Digital Synthesizer，DDS）中頻，在檢測到輸出功率小于正常值，檢測電路報故障。高電平正常，低電平報故障。

2 組成及工作原理

2.1 組成

小體積X波段頻率合成器由6部分主要功能電路組成[3]：DDS產生、現場可編程門陣列（Field-Programmable Gate Array，FPGA）控制及電源部分、一本振產生部分、二本振產生部分、X波段上變頻部分和高低時鐘產生部分。

2.2 工作原理

50 MHz晶振作為時鐘基準送高低時鐘產生電路，高低時鐘產生電路產生4路低時鐘信號、1路高時鐘信號和1路參考信號。4路低時鐘信號其中3路送給內部FPGA、一本振產生電路和二本振產生電路，1路輸出；1路參考時鐘送DDS中頻產生電路；1路高時鐘信號輸出；

一本振產生電路產生Ku波段一本振信號；二本振產生電路產生C波段二本振信號；DDS產生電路產生中頻信號；X波段上變頻模塊完成兩次上變頻，產生發射激勵信號和檢測信號。

FPGA控制及電源部分產生DDS需要的各種控制信號與顯控的通訊、故障檢測。電源轉換部分完成電源的轉換及濾波處理。

小體積X波段頻率合成器的原理框圖如圖1 所示。

圖1 小體積X波段頻率合成器原理框圖

3 主要部分詳細設計

3.1 一本振產生電路

一本振頻率源由低相噪鎖相環[4]、2倍頻器、濾波及放大等電路組成。低相噪鎖相環輸出的信號經過倍頻后得到Ku波段的一本振頻率信號，再經過濾波、放大和功分后，一路送到X波段上變頻器作一本振，另一路經過耦合器，直通端作為一本振輸出信號，耦合端送檢波器檢波，送比較器與基準進行比較，送出一本振故障報警信號。一本振產生電路原理框圖如圖2所示。

圖2 一本振產生電路原理框圖

壓控振蕩器（Voltage Controlled Oscillator，VCO）輸出的相位噪聲[5]在6.5 GHz如圖3所示。6.5～7 GHz相位噪聲的指標差不多都在-110 dBc/Hz@100 kHz。經倍頻器相噪惡化3 dB，最終輸出一本振輸出相位噪聲在-107 dBc/Hz@ 100 kHz左右。

圖3 VCO輸出的相位噪聲（6.5 GHz）

3.2 二本振產生電路

二本振產生電路[6]由集成鎖相環、濾波器、放大器、功分、耦合檢波器、比較起等組成。輸入的 50 MHz基準信號經集成鎖相環LTC6946IUFD-2產生C波段固定點頻，經放大送1分2功分器分成兩路，一路直接放大，濾波送X波段上變頻；另一路受消隱脈沖控制輸出給耦合器，直通端產生輸出二本振信號，耦合端送檢波器，檢測二本振功率值送比較器進行故障報警。二本振產生電路原理框圖如圖4所示。

圖4 二本振產生電路原理框圖

3.3 X波段上變頻電路

中頻信號送耦合器，耦合端經檢波器和比較器，輸出中頻故障檢測信號；直通端送混頻器與二本振信號進行一次混頻產生高中頻信號[7]。經帶通、低通濾波器、放大器送混頻器與一本振信號進行二次混頻[5]，經濾波器產生X波段的射頻信號[8]。再經耦合器，直通端輸出射頻信號或檢測信號，耦合端經檢波器檢測輸出功率送比較器，產生射頻故障檢測信號。產生射頻激勵信號還是檢測信號由發射/檢測開關控制。X波段上變頻電路原理框圖如圖5所示。

圖5 X波段上變頻電路原理框圖

3.4 DDS產生、FPGA控制電路

上位機控制脈沖和指令通過低電壓差分信號（Low Voltage Different Signaling，LVDS）差分收發器送入FPGA，FPGA通過串口通訊接收指令和回傳狀態信息；根據接收到的控制指令，FPGA產生DDS需要的各種控制信號[9-10]，DDS產生指定帶寬和脈寬的各種頻率信號，通過選通開關，對不同帶寬的線性調頻信號分別送入不同的濾波器進行濾波，最后再經過選通開關合成一路，再經衰減、放大后輸出中頻線性調頻信號。DDS產生、FPGA控制電路原理框圖如圖6所示。

圖6 DDS產生、FPGA控制電路原理框圖

4 測試結果

4.1 一本振信號

1）輸出頻率為Ku波段跳頻，步進100 MHz；

2）輸出功率≥16 dBm；

3）相位噪聲≤-95 dBc/Hz@1 kHz；

≤-100 dBc/Hz@10 kHz；

≤-102 dBc/Hz@100 kHz；

4）帶內雜散≤-60 dBc（工作頻帶）；

5）帶外雜散≤-60 dBc（9.2～18 GHz）；

6）諧波抑制≤-40 dBc；

7）跳頻時間≤1 ms。

4.2 二本振信號

1）輸出頻率為C波段連續波單點頻；

2）輸出功率≥16 dBm；

3）雜散抑制100 MHz頻域內：≤-60 dBc；

4）二次諧波≤-60 dBc；

5）輸出路數為1路；（受消隱脈沖控制）；

6）相位噪聲≤-98 dBc/Hz@1 kHz；

≤-103 dBc/Hz@10 kHz；

≤-105 dBc/Hz@100 kHz。

4.3 發射激勵信號

1）輸出頻率為X波段，步進100 MHz；

2）輸出功率≥30 dBm；

3）相位噪聲≤-92 dBc/Hz@1 kHz；

≤-97 dBc/Hz@10 kHz；

≤-100 dBc/Hz@100 kHz；

4）帶內雜散≤-60 dBc (工作頻帶內)；

5）諧波抑制≤-40 dBc；

6）輸出信號形式為線性調頻。

4.4 檢測信號

1）輸出功率≥0 dBm；

2）其余指標同4.3發射激勵信號；

3）與發射信號隔離度≥65 dBc。

4.5 參考信號

1）輸出頻率為S波段，單點頻連續波；

2）輸出功率≥10 dBm；

3）雜散抑制≥70 dBc（±200 MHz）。

4.6 高時鐘

1）輸出頻率為1 GHz正弦波；

2）輸出功率10 dBm±1 dB；

3）雜散抑制70 dBc（±100 MHz）；

4）輸出路數為1路。

4.7 低時鐘

1）輸出頻率為50 MHz；

2）輸出功率≥10 dBm；

3）雜散抑制≥70 dBc（±10 MHz）；

4）輸出路數4路。

4.8 故障檢測

有6個故障檢測點：一本振、二本振、發射激勵、高時鐘、低時鐘和中頻，在檢測到輸出功率小于正常值，檢測電路報故障。高電平正常，低電平報故障。

4.9 體積

≤260 mm×87 mm×32 mm。

5 結語

通過上述設計，完成小體積X波段頻率合成器生產交付，經歷各項整機試驗，目前使用良好。

[1] 遲忠軍，徐云，常飛. 頻率合成技術發展概述[J]. 現代科學儀器，2006，3：21-28.

[2] 白居憲. 低噪聲頻率合成器[M]. 西安：西安交通大學出版社，1995.

[3] V.Manassewitsch. 頻率合成原理與設計[M]. 何松柏譯，北京：電子工業出版社，2012.

[4] 遠坂俊昭. 鎖相環（PLL）電路設計與應用[M]. 何希才譯，北京：科學出版社，2004.

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[6] U.L.Rohde. Microwave and wireless synthesizers[M]. New York：John Wiley & Sons Inc，1997.

[7] Yaping Li，Shuangna Zhang，Nengjie Yu. Advantages and Application of Beidou Dual Frequency Receiver[J]. Technology Progress，2014（7）：39-42.

[8] 張玉興. DDS高穩高純頻譜頻率源技術[J]. 系統工程與電子技術，1997，12.

[9] Haigang Yang，Jia Zhang，Jiabin Sun，et al. Review of advanced FPGA architectures and technologies[J]. Journal of Electronics（China），2014，5：371-393.

[10] 潘志浪. 基于FPGA的DDS信號源的設計[D]. 武漢：武漢理工大學，2007.

Small-Volume X-band Frequency Synthesizer Design

HU Bei, WANG Tao

The design of a small volume frequency synthesizer that generates linear frequency modulation signal through Direct Digital Synthesizer (DDS) is introduced, fixed second local oscillator signal through the Phase-Locking Loop (PLL) and generates a local oscillator signal through the phase-locked loop and frequency doubler is produced. At the same time, Field-Programmable Gate Array (FPGA) is used to complete DDS control and communication with the system, and the power control part generates various power sources.

Frequency Synthesizer, Phase-Locking Loop; Direct Digital Synthesizer; Local Oscillator; Frequency Transformer

TN957

A

1674-7976-(2023)-06-451-04

2023-10-09。

胡蓓（1971.08—），浙江杭州人，研究員，主要研究方向為射頻。