基于ATE 的測試向量自動生成技術研究

韋純進，廖勇，張亭亭，李佳俊

（航天科工防御技術研究試驗中心，北京，100854）

0 引言

隨著存儲器的不斷發展，實現存儲器全地址多功能測試所需要的向量深度也急劇增加。針對大容量存儲器的測試開發，利用傳統的手動復制法實現全地址測試向量編寫會使軟件變得非?？D，甚至需要耗費十幾個小時才能完成一個完整向量的編寫。加之單個存儲器需要完成MSCAN、CheckBoard、對角線類、MARCH 等不同算法向量的編寫，若全部采用手動復制法編寫，會使得開發效率非常低。并且，目前大容量FLASH 的測試時間花費較長，主要因為全地址測試向量編寫均采用的是字節寫（Word Program）模式，這種存儲器數據寫入方式的效率較低，進而影響一線測試效率。

因此，研究如何實現存儲器的數據快速高效寫入對提高存儲器的開發和測試效率尤為關鍵。鑒于此，考慮到基于ATE 的DSRC 技術在向量自動生成方面的便利性以及寫緩沖技術在存儲器數據快速寫入方面的高效性，本文將基于DSRC 技術和寫緩沖技術，實現存儲器全地址測試向量自動生成以及測試數據的快速寫入，并以MT28EW01GABA1HPC 為例，對測試開發效率及測試效率的提升情況進行對比。

1 MT28EW01GABA1HPC 芯片概述

MT28EW01GABA1HPC 是Micron 公司生產的容量為1Gbit 的16 位NorFlash 存儲器，供電電壓為2.7V ～3.6V。該存儲器芯片典型的單字寫入時間25μs，片擦除時間208s，512 字寫緩沖時間1μs。芯片引腳定義如圖1 所示。

圖1 MT28EW01GABA1HPC引腳圖

（1）地址線：A0～A25；

（2）數據線：DQ0～DQ15；

（3）控制信號：WE#、RST#、OE#、CE#、BYTE#、VPP/WP#；

（4）準備/忙狀態標志位：RY/BY#。

2 基于DSRC 的存儲器測試向量生成

■2.1 DSRC 向量自動生成

DSRC（Digital Source Setup：數據源設置）技術是ATE 測試系統自帶的數據源設置工具，可以極大地提高存儲器測試向量編寫的效率，本文通過DSRC 完成地址向量的自動生成。但是DSRC 生成的測試向量的深度受限于ATE的License，可選的深度有1M、2M、8M、16M 不等，當存儲器的容量超過DSRC 所支持的地址范圍時，則需要通過底層代碼去遍歷存儲器高位地址，以實現全地址測試。MT28EW01GABA1HPC 的地址引腳范圍為A0～A25，如果ATE 只能生成2M 存儲深度的DSRC，覆蓋的地址范圍為A0～A20；則存儲器高位地址A21～A25 只能通過底層測試算法去遍歷。本文采用的是頁緩沖快速寫入，一次頁緩沖可寫入512 個Word，因此生成的地址范圍為A08～A0，基于DSRC 的測試向量生成步驟如圖2 所示。

圖2 基于DSRC 測試向量生成步驟示意圖

由圖2 可知，就要DSRC 的測試向量生成主要分為三步：

第一步：設置PORT。在Pin Configuration 中設置相應的端口Port_A08_A0（A0～A08），由于DSRC 的存儲向量深度為2M，因此可覆蓋的地址引腳為A0～A08；

第二步：生成DSRC。根據所設置的PORT 端口生成DSRC，首先在向量中右鍵New Setup 進入到DSRC 界面，然后根據相關需求配置Port 端口、幀數、偏移、DSRC 類型、Option、變量名、映射關系等參數；

第三步：數據填充。在信號分析器界面對第二步生成的DSRC 進行數據填充。首先在tool 中根據測試向量特征生成特定波形，本文生成的是斜率為1 的直線，x 的取值范圍根據設置port 端口而定，此處為0～511。然后在action 中將波形數據下載到生成的DSRC 向量中。通過DSRC 生成的自增地址向量A08～A0 如圖3 所示。

圖3 基于DSRC 自動生成的地址向量

■2.2 高位地址遍歷

由于2M 的DSRC 生成的地址向量覆蓋范圍為A20～A0，因此高位地址A25～A21 的覆蓋需要通過底層算法去實現，實現過程如圖4 所示。即借助于ATE 測試系統的開發環境，通過C++語言實現自定義測試方法，通過編譯后，可在流程圖界面的測試項中加載該自定義函數，具有較強的靈活性。

圖4 底層算法遍歷高位地址實現過程

通過底層算法實現高位地址遍歷的具體過程如下：

第一步：切換顯示類型，進入到ATE 測試系統的底層開發環境，并新建工程，后續在Testflow 中的方法引用則是通過該工程名進行索引的；

第二步：一個工程中可以新建多個方法，在新建方法過程中會提示添加變量，此變量根據測試需求而定，本文添加了兩個變量page_addr_start（起始頁地址）和page_addr_stop（結束頁地址）；

第三步：在virtual void run（）函數中實現算法。

3 基于寫緩沖的存儲器測試

■3.1 寫緩沖技術

存儲器編程有字節寫（Word Program）和寫緩沖（Buffer Program）兩種方式。字節寫模式需要4 個周期完成一個Word 的寫入，其命令為555,AA；2AA,55；555,A0；PA,PD；該芯片寫入單個Word 需要25us 左右，編程效率極低。該芯片在寫緩沖模式則只需要517 個周期（包括指令周期和數據寫入周期）即可完成最多512Word的寫入。其命令為555,AA；2AA,55；BAd,25；BAd,N；PA,PD；BAd,29；一次寫緩沖需要200μs 左右，經對比，通過寫緩沖模式進行編程可以極大提高存儲器測試效率。

■3.2 存儲器測試常用算法

存儲器的故障檢測是基于特定的測試圖形算法實現的。針對存儲器的故障測試，一個高效、可靠的測試算法需要盡可能少的測試時間，覆蓋更多的故障類型。以下是幾種經典的存儲器故障測試算法。

3.2.1 MSCAN 算法

MSCAN 算法是存儲器最基礎的一種測試算法，是對所有存儲單元進行逐一掃描并統一寫入邏輯0 或邏輯1，也稱為全0/全1 算法。具體實現步驟為：對所有存儲單元寫入0 或者全1（NorFlash 通過擦除寫入邏輯1），然后再讀取所有存儲單元進行比較，檢查是否存在錯誤。全0/全1 算法測試圖形如圖5、圖6 所示。

圖5 MSCAN 全0 算法

圖6 MSCAN 全1 算法

3.2.2 Checkboard 算法

Checkboard 算法是將邏輯0 和邏輯1 奇偶相間地寫入存儲單元，形成類似于棋盤的格式，Anti-Checkboard 算法則與之相反，將邏輯1 和邏輯0 奇偶相間地寫入存儲單元，這兩種算法也稱為奇偶校驗法。Checkboard 算法和Anti-Checkboard 算法的測試圖形如圖7、圖8 所示。

圖7 棋盤算法測試圖形

圖8 反棋盤算法測試圖形

3.2.3 對角線算法

對角線算法將整個存儲單元視為一個存儲陣列，對于處于存儲陣列對角線位置的存儲單元寫入邏輯值的同時，使其他存儲單元保持初值或寫入不同的邏輯值。圖9 為對角線算法的測試圖形。

圖9 對角線算法測試圖形

■ 3.3 基于DSRC 和寫緩沖的全0 測試向量自動生成

本小節基于DSRC 技術和寫緩沖技術開展了芯片的全0 測試向量編寫。圖10 為基于DSRC 技術的寫緩沖向量圖形，第0、1 行向量為芯片上電復位后等待進入工作狀態，第3～6 行向量為寫緩沖指令，使芯片進入寫緩沖狀態，第8 行向量則通過SSRC 指令調用前述基于DSRC 生成的地址向量，第9～11 行向量則為通過512 次LOOP 循環指令向芯片內寫入全0 數據，該芯片一次寫緩沖最大可寫入512 個Word，第12 行向量為確認寫緩沖指令。第12 行向量則通過RPTV 循環指令等待寫緩沖完成，該芯片一次512Word 的寫緩沖典型時間為512μs，選擇的芯片工作頻率為1MHz，因此循環了512 次。圖中第6 行、第8行、第11 行向量中的“.”表示該行向量地址A25～A09 的值與前一行對應的值保持一致，需提前在Timing 文件的Waveform 中進行定義。第9 行中A08～A00 的“...”表示調用通過DSRC 生成的地址向量值，SSRC 和SRCV 指令需成對使用才能完成調用，“SRCV 1 1”表示一次只執行一行DSRC 向量。圖中第5 行紅色部分A25～A09 的地址向量值是通過底層算法去完成遍歷的。

圖10 基于DSRC 的底層寫緩沖向量

4 結果比對

針對MT28EW01GABA1HPC 這款芯片，若通過手動完成全0 測試向量的編寫則需要復制2.68 億行向量，在計算機性能滿足要求的前提下，需要復制將近10h 才能完成。若基于DSRC 技術和底層寫緩沖技術實現自動向量生成，則只需要編寫如圖10 所示的一個循環向量（共計約13 行）以及通過DSRC 自動生成一個如圖3 所示的A08～A0 的頁內地址向量（共計約512 行），然后通過底層算法去遍歷高位頁地址（A25～A09）即可。經過實際測試，采用該方法完成全0 向量測試只需要約0.3h（包括循環向量編寫時間和底層算法編寫時間），提升向量開發效率約3233%，具體效率提升情況還受開發人員熟練程度的影響。通過自動生成和手動復制完成向量編寫所需的開發時間以及寫緩沖與字節寫的測試時間對比如表1 所示。

表1 時間效率對比