一種基于三管開關結構的改進型電荷泵設計

周運樂，張 瑛，張豪哲，殷 鵬

(南京郵電大學 集成電路科學與工程學院，江蘇 南京 210023)

隨著新能源汽車行業迅速發展，對汽車芯片的需求日漸增加， 低壓差分信號（Low Voltage Differential Signaling，LVDS）數據傳輸接口電路是大多車載顯示屏芯片中不可或缺的電路之一［1］。 在LVDS 接口電路中，通常需要鎖相環電路產生低抖動的時鐘信號以供數據傳輸使用，目前較為廣泛使用的是電荷泵（Charge Pump，CP）鎖相環（Phase-Locked Loop，PLL）。 在電荷泵鎖相環中，由于CP的時鐘饋通等非理想效應，PLL 的輸出時鐘會產生較大的抖動［2］。

目前已出現了多種優化技術以減弱電荷泵的非理想效應，其中全差分結構因其可將電荷泵的非理想效應帶來的誤差轉化為共模噪聲，從而大幅抑制非理想效應，被廣泛應用于低抖動鎖相環。 Zeng等［3］提出了一種正反饋結構的全差分電荷泵，提高了電荷泵的開關速度并且降低了電流的失配，但其電路結構較為復雜且占用大量版圖面積；黃水龍等［4］利用放大器使輸入有效跟蹤輸出，將雜散降低到－75 dBc，但其引入放大器增加了功耗并且限制了速度；王征晨等［5］利用共源共柵電流鏡電荷泵，將鎖相環參考雜散降為－56.9 dBc，但其對輸出擺幅有較大限制。 以上研究都未能改善電荷泵中的時鐘饋通效應。

本文主要對電荷泵中開關信號引起的時鐘饋通等效應進行研究，提出了一種具有三管開關結構的全差分電流舵電荷泵，能夠有效抑制電荷泵的時鐘饋通效應，同時具備較小的電流失配、電荷共享和電荷注入等非理想效應，可應用于低抖動鎖相環。

1 電荷泵對鎖相環性能影響

1．1 電荷泵的基本原理

鎖相環中的鑒頻鑒相器（Phase and Frequency Detector，PFD）和CP 將輸入時鐘與輸出時鐘的相位差轉化為電荷的輸出或抽取，經過環路濾波器（Low Pass Filter，LPF），產生控制壓控振蕩器（Voltage Controlled Oscillator，VCO）的電壓［6］。 圖1 為一個簡單電荷泵的結構以及原理示意圖。

圖1 電荷泵結構及工作原理示意圖

傳統CP 由兩個開關以及兩個電流源按照如圖1（a）所示的結構組成，PFD 輸出的UP 和DOWN信號控制上下開關對LPF 進行充放電，從而改變VCO 控制電壓。 從圖1 可以看出，電荷泵平均輸出電流為

其中，Icp為電荷泵電流，φref為參考時鐘的相位，φout為輸出時鐘的相位。

將電荷泵和鑒頻鑒相器作為一個整體，其傳遞函數為

1．2 電荷泵的非理想效應

圖2（a）所示為采用CMOS 電流鏡及CMOS 開關管實現的傳統CP，下面分析該電路中的非理想效應［7］。

圖2 傳統電荷泵的非理想效應

首先，由于實際電流源的有限阻抗、PVT 等因素，輸出節點電壓變化使電流源的電流并不完全保持不變，從而使電荷泵增益產生非線性；其次，由于MOS 管實際上存在寄生電容，會帶來電荷共享效應，MOS 管溝道電荷也會導致電荷注入效應，這些都會帶來電流的失配；此外，由于開關MOS 管頻繁地開關，也會產生嚴重的時鐘饋通效應。

1．3 由電荷泵誤差造成的鎖相環抖動

電荷泵的時鐘饋通等非理想效應通過鎖相環的閉環反饋，會在鑒頻鑒相器輸入端產生靜態相位誤差。 即使在鎖相環處于鎖定狀態時，這些誤差使CP在每個參考時鐘周期向LPF 注入或者抽取的電荷并不為零，這會使VCO 的控制電壓產生紋波，PLL輸出時鐘產生抖動［8］。

理想情況下，鎖相環處于鎖定狀態時LPF 上的總電荷量應當保持不變，而當總電荷量發生變化時，必然會產生靜態相位誤差，由此可以計算出電荷泵的非理想效應所導致的鎖相環靜態相位誤差。 其中電荷泵產生誤差的幾個主要機理如圖3 所示。

圖3 電荷泵誤差造成的靜態相位誤差

如圖3（a）所示，時鐘饋通導致充放電電流產生波動，從而導致環路濾波器上的電荷量發生變化，并且電荷泵開關頻率越高，影響越大。 以CP 充電為例，假設時鐘饋通電流為Ip（t），饋通時間持續t0，產生的誤差電荷為

鎖相環處于鎖定狀態時，為了保持LPF 上的電荷量保持不變，需要在PLL 輸入端產生一個負靜態相位差φserr，表現出來為DOWN 導通時間比UP 導通時間長，從而抵消上述機制產生的誤差電荷。 對應的靜態相位誤差為

其中，Tref為參考時鐘周期，Icp為電荷泵理想的充放電電流。

如圖3（b）所示為電流失配效應，將UP 和DOWN 同時導通的時間定義為電荷泵導通時間Ton。在電荷泵導通時間里，若充電電流比放電電流低p%，則一個周期注入LPF 的額外電荷為

同理可以求出該靜態相位誤差為

由式（6）可以看出，靜態相位誤差與電荷泵導通時間和充放電電流誤差成正比。

CP 與LPF 也會產生一定的靜態泄漏電流，如圖3（c）所示。 這些電流也會造成靜態相位誤差。假設靜態泄漏電流為Ileak，則在一個參考周期內，所有的泄漏電荷為

同理可以求出此機制對應的靜態相位誤差為

上述所有靜態誤差加大了VCO 控制電壓的電壓波動，進而增加了鎖相環輸出時鐘的抖動。

在整數鎖相環中，當環路帶寬相對參考頻率較高時，電荷泵的非理想性對輸出時鐘抖動的增加是非常顯著的。 在數據傳輸中，時鐘抖動太大會嚴重增加誤碼率［9］。

2 低抖動的全差分電荷泵設計

本文所提出的改進型全差分電荷泵電路結構如圖4 所示，其中兩個差分輸出端分別接到一個跨導放 大 器（ Operational Transconductance Amplifier，OTA）的差分輸入端，從而產生壓控振蕩器的控制電壓。

圖4 差分電荷泵電路結構

在全差分電荷泵電路中，通常很難實現PMOS電流源電流Ip與NMOS 電流源電流In大小完全相同，假設PMOS 電流源的內阻等效為rp，NMOS 電流源的內阻等效為rn。 兩個電流的差值流過等效輸出阻抗，會使輸出電壓產生大小為（Ip － In）（rp‖rn）的變化，因為（rp‖rn） 很大，即使（Ip － In） 很小，對輸出電壓的影響也會很大，會驅使電流源進入線性區。 電流源進入線性區將會使充放電電流失配非常大。 為使輸出共模電平得以確定，從而使電荷泵充放電MOS 管電流源均工作在飽和區，需要采用共模負反饋電路，本文采用傳統的四輸入管共模反饋電路［10］。

電荷泵的非理想效應會對OTA 的輸入產生共模擾動，這些共模擾動會體現在輸出電壓上，從而影響鎖相環的參考雜散以及抖動。 由于設計高共模抑制比的OTA 具備一定難度，所以減少輸入端的共模擾動也就是電荷泵輸出電壓擾動，是非常必要的。

單個電荷泵電路結構如圖5 所示，其中M7 與M12 分別為該電荷泵的充電、放電電流源，M8 與M10 分別為充電與放電的MOS 開關。 為了抑制CP的時鐘饋通效應，提出了一種三管開關結構，圖5 中的M1～M3，M4～M6，M15～M17，M18～M20 每3 個MOS 管構成一個三管開關。 以M4～M6 為例，當IN1 信號為高電平時，M4 管子截止，此時M5 與M6構成一條通路，M5 的柵極電平可使M8 開關管導通；反之，當IN1 信號為低電平時，M4 管子導通，此時M4 與M6 構成一條通路，M5 相當于被短路從而截止，其柵極電平可使M8 開關管斷開，從而實現開關管的導通與關斷。 M6 的偏置電流應大于電荷泵主通路的電流很多，以確保當M5 導通時M8 也導通。 令VTH為MOS 管的閾值電壓，Vdd為電源電壓，引入此結構后， 由于M8 在導通時的柵壓由0 變成Vdd－VTH，使MOS 開關管在狀態切換時的柵壓變化減小，從而開關頻繁切換所導致的時鐘饋通效應被有效抑制，使式（3）中Ip（t）極大降低。 同時，該結構采用互補型開關實現電流舵，當IN1 為低電平時，M8 管關斷，IN1B 為IN1 的互補信號，通過開關控制結構使M16 截止，M15 導通使M9 導通。 此時，M7、M9、M13 三個管子構成一條通路，保持充電MOS 管電流源始終導通，使式（7）中Ileak降低，抑制了泄漏電流以及電流失配效應，同時也增加了電荷泵的導通關斷速度，由此降低了PMOS 管電流源與NMOS管電流源之間的失配對整體電路的影響。

圖5 單個電荷泵結構圖

3 仿真結果

將所提出的電荷泵與傳統電荷泵分別放入鎖相環［11］中進行仿真，該鎖相環系統結構如圖6 所示，其中參考時鐘頻率Fref為40 MHz。 LPF 采用二階低通濾波器結構，VCO 增益KVCO為200 MHz／V。

圖6 電荷泵鎖相環系統拓撲圖

基于28 nm CMOS 工藝進行電路原理圖和版圖設計，并通過Hspice 進行仿真實驗。 圖7 為兩種電荷泵的充電波形圖，可以看出傳統的電荷泵在每周期充電時電壓都會出現1 mV 左右的抖動，而改進的電荷泵幾乎無抖動。 圖8 為兩個電荷泵在PLL穩定狀態下充電電流波形圖，可以看出當充電電流為10 μA 時，傳統電荷泵的時鐘饋通尖峰電流最大可達到162.6 μA，根據式（3）和式（4）可計算得到，因時鐘饋通產生的靜態相位誤差φserr約為0.56π，本文結構可以將時鐘饋通尖峰電流最大值減小到11.2 μA左右，同理可算得時鐘饋通效應導致的靜態相位誤差約為0.1π。 圖9 為全差分電荷泵產生的壓控振蕩器的壓控電壓Vc，可以看出Vc的波紋從0.7 mV 減小到0.3 mV 左右。 鎖相環參考雜散一般表示為

圖7 傳統電荷泵（Vt）與改進的結構（Vn）的充電電壓波形

圖8 傳統電荷泵與所提出電荷泵的充電電流

圖9 兩種電荷泵產生的VCO 控制電壓Vc

其中，Vm為Vc上的紋波幅值。 可以得到優化后的結構參考雜散約為－68.5 dBc。

實驗結果表明，所提出的改進型電荷泵結構極大地減弱了時鐘饋通等非理想效應，使得PLL 的輸出時鐘在40 MHz 時的抖動從約118 ps 降低到了約36 ps。

圖10（a）為所提出的電荷泵電路的版圖，整個版圖的面積僅為48 μm×62 μm。 仿真得到的輸出電壓（Vc）波形如圖10（b）所示，可以看出電壓紋波為0.5 mV，相對傳統電荷泵產生的電壓依然有很大的改善。 本文與其他文獻所涉及的電荷泵參數對比如表1 所示，與文獻［3，5］相比，本文結構在電路復雜度以及參考雜散抑制上皆有改進；文獻［4］在采用運放的情況下雖然能夠較好地抑制參考雜散，但提高了設計的復雜度；文獻［12－13］在實際應用中雜散抑制能力一般且電路復雜。 而本文所提出的電荷泵采用了三管開關以及全差分結構，在降低電路復雜度的同時也能較好地抑制參考雜散。

表1 本文與其他文獻電荷泵參數對比

4 結束語

本文在分析目前鎖相環中電荷泵技術缺陷的基礎上，提出了一種三管開關結構，將其與全差分電流舵電荷泵電路相結合，在減小了電荷泵的開關時鐘饋通效應等非理想效應的同時，也兼顧了電荷泵的充放電速度。 該結構能夠有效抑制電荷泵鎖相環輸出時鐘的抖動。 仿真實驗結果表明，電荷泵輸出電流為10 μA，鎖相環在輸出時鐘頻率為40 MHz 時，參考雜散為－68.5 dBc，輸出時鐘抖動只有36 ps，達到了低抖動鎖相環的設計目的。 本文所提出的改進型電荷泵可應用于諸多數據傳輸電路中的時鐘模塊。