一款基于45 nm SOI CMOS工藝的高功率二倍頻器

陳奇超,葉喬霞,張 超,王梓任,高海軍

(杭州電子科技大學射頻電路與系統教育部重點實驗室,浙江 杭州 310018)

0 引 言

多年來,雷達應用的場景越來越廣泛,信號源是雷達系統中的重要部分。而振蕩器則是信號源的一部分。隨著工作帶寬的增加,具有較寬的調諧范圍和較低相位噪聲的壓控振蕩器越來越難實現。因此具有超帶寬、高輸出功率和有較好的基波抑制的倍頻器可以大大降低前級壓控振蕩器的指標要求。

文獻[1]采用了無源器件如肖特基二極管來實現較高的工作頻率和良好的基波抑制,但是它需要更高的輸入功率。文獻[2]采用了分布式結構來實現寬帶性能,但是分布式結構倍頻器消耗了大量的直流功耗。文獻[3]采用了Marchand巴倫來實現差分信號,雖然其幅度平衡和相位平衡較好,但是其轉換增益為-10 dB,需要的輸入功率高達11 dBm。相比較下,平衡push-push結構倍頻器具有功耗低,對輸入功率要求低等優勢。從上述文獻對比中可以看出倍頻器需要在直流功耗、諧波抑制和轉換增益上進行權衡,而且其巴倫的性能對于倍頻器來說有著重大影響。

針對倍頻增益較低,奇諧波抑制較差等問題。本文設計的倍頻器采用了push-push結構,可以消除奇次諧波,避免了濾波器的使用。倍頻器采用了巴倫來產生差分信號和實現阻抗變換,在巴倫中心抽頭處,加電容使其交流接地、隔離直流。在其輸入端加入二次諧波短路回路來提高倍頻增益。

1 倍頻器的設計

1.1 平衡Push-push設計

采用push-push結構的共源級倍頻器原理圖如圖1所示,輸入的單端信號通過變壓器巴倫轉換為差分信號,兩個相位相差180°的信號分別輸入到倍頻管Q1、Q2。在Vg的偏置下,由于倍頻管的非線性特性,MOS管漏端已經產生了各次諧波。理想情況下,兩個MOS管各自產生的奇諧波信號相位相差180°,偶諧波信號相位相同。合成的信號中奇次諧波被相互抵消,偶次諧波加倍。

假設輸入信號為Vin1=cos(ωt)和Vin2=cos(ωt+π),MOS管漏端電流是脈沖型余弦函數,對MOS管Q1、Q2漏端的電流進行Fourier展開得出:

(1)

式中,In是傅里葉系數,n是諧波次數,通過計算得到push-push倍頻器輸出電流為:

(2)

從理論上可以得出push-push倍頻器對奇次諧波的抑制作用很好。但是實際上由于巴倫產生的并不是理想差分信號,有幅-相誤差,奇次諧波不能完全被抵消。圖1中變壓器巴倫也充當著阻抗變換的作用,相比于基于傳輸線的馬昌巴倫[3],有著更緊湊的版圖面積。圖中L1、C1、C2參與輸入阻抗匹配。Cr、Lr組成的二次諧波短路回路常用于倍頻器中,用來增大二次諧波功率。在本文中,電容Cg放在巴倫中心抽頭處,使得交流接地。在不同頻率下,通過對倍頻器進行負載牽引,得到各個頻率下牽引阻抗點,由L2、C3、C4組成的阻抗匹配網絡,將阻抗值匹配至50 Ω。

圖1 push-push結構二倍頻器

1.2 晶體管尺寸和偏置點的選擇

圖2 MOS管電容

由于倍頻器輸入頻率較低,往MOS管柵極看進去的阻抗虛部的絕對值非常大,并且還隨著頻率變化較大[4]。因此很難實現輸入阻抗完全匹配。如圖2,往MOS管柵極看進去,阻抗虛部主要由CGD、CGS組成(在漏源間的電容忽略不計)。偏置和尺寸決定了這些電容值。

當MOS管處于截止時,柵與源和漏之間的電容可以表示為:

CGS=CGD=WCOV

(3)

當MOS管在飽和區時,柵與源和漏之間的電容可以表示為:

(4)

CGD=WCOV

(5)

其中COV表示為單位寬度覆蓋電容,COX為單位面積的柵氧化層電容,可見當忽略溝道調制效應和體效應時,可得出共源級電路輸入阻抗的虛部為:

(6)

當MOS管在截止區時,相比于在飽和區,MOS管有更小的寄生電容。MOS管的輸入阻抗主要由管子的柵長(L)和柵寬(W)決定。對push-push結構的倍頻器進行S參數仿真,得到其輸入阻抗隨頻率變化曲線如圖3所示。

圖3 push-push結構輸入阻抗隨頻率變化曲線

圖4 漏極電流形成電路圖

圖3中Zin1代表著2個MOS管并聯時,MOS管的柵寬/柵長為10 μm/40 nm的輸入阻抗,Zin2代表著2個MOS管并聯時,MOS管的柵寬/柵長為40 μm/40 nm的輸入阻抗?？梢婋S著柵寬的增加,其阻抗將大幅降低。因此要想獲得稍好的寬帶匹配,就需要增大MOS管的尺寸。

如圖4所示,當柵極交流信號的增大,MOS管從夾斷區進入到飽和區,漏極電流Id1等于gmVgs。輸入信號繼續增大,MOS管進入三極管區。隨著Vin1的減小,MOS管重新進入飽和區,進一步下降,MOS管進入夾斷區。Id1>0的周期被定義為導通角(θ)[5-6]。漏極電流的諧波分量用θ可以表示為:

(7)

(8)

(9)

其中Imax為漏極電流峰值。如圖5所示,各次諧波分量由Imax歸一化可以看出:當導通角在90°時,二次諧波分量達到最大,奇次諧波最小。下面將分析MOS管尺寸對晶體管輸出功率的影響。所仿真的是共源級電路,輸入功率為0 dBm,頻率為7.5 GHz,漏源電壓為1 V,對MOS管的柵寬在12 μm至48 μm范圍內掃描,得出不同柵寬下二次諧波輸出功率和偏壓的關系如下圖6所示。

圖5 諧波分量隨漏端導通角變化曲線

圖6 不同柵寬下輸出功率隨偏壓變化

從圖6可以看出,二次諧波輸出功率隨柵極偏壓的增大呈現先增加后減小的趨勢。當柵極偏壓在0.1 V左右時,二次諧波功率達到最大。此時共源級電路產生了豐富的諧波,具有較大的效率和輸出功率。當柵極偏壓為1 V時,二次諧波很大是因為偏置點過高,直流功率很大。二次諧波輸出功率隨柵寬的增加而增加。但是在柵寬大于28 μm后,二次諧波功率增加緩慢。結合阻抗分析來看,增大柵寬有利于輸入阻抗的匹配,因此倍頻管選為2個40 μm×40 nm的MOS管并聯。

1.3 二次諧波短路回路

參考圖2,MOS管產生的二次諧波通過Cgd和Cgs分壓反饋至柵極。這種反饋導致二次諧波電壓在柵極擺動。二次諧波通過MOS管后,其漏極會產生新的二次諧波電流,但是新產生的二次諧波電流與原電流相差180°。因此,總的二次諧波輸出電流會減小[7-8]。

二次諧波短路回路原理圖如圖7所示。二次諧波短路回路電感可以等效成兩個感值為2Lr的電感并聯。假設在單點頻率下,二次諧波短路回路兩端主要考慮兩種信號:一種是基波信號,輸入信號經過巴倫后相位相差180°。另一種是通過柵漏電容泄漏的二次諧波信號,其相位相同。在二次諧波短路回路兩端,相位相反的基波信號分別通過兩個容值為Cr的電容以后,相互抵消,兩個電容中心處相當于交流接地。二次諧波通過電容,無法抵消,分別通過兩個等效值為2Lr的電感。二次諧波短路回路就可以等效成兩個由容值為Cr的電容和感值為2Lr的電感組成的串聯諧振網絡。串聯諧振網絡諧振在二次諧波頻率處。對于二次諧波來說,其阻抗值接近于0,從而濾除在柵極處的二次諧波。加入二次諧波短路回路后,二倍頻器的輸入阻抗變化如圖8所示,二倍頻器轉換增益變化如圖9所示。

圖7 二次諧波短路回路原理圖

圖8 T諧振網絡對輸入阻抗的影響

圖9 二次諧波短路回路的影響

從圖8中可以看出,在輸入基波信號下,加入二次諧波短路回路后,倍頻器柵極相當于并聯了電容,所以倍頻器輸入阻抗會沿導納圓順時針方向旋轉。從圖9中可以看出,在輸入頻率5 GHz～10 GHz范圍內,有二次諧波短路回路比沒有二次諧波短路回路的輸出功率高了2.029 dBm以上。二倍頻器輸出功率得到了較大的提高。

1.4 巴倫的設計

對于push-push倍頻器,差分輸入信號之間的幅度和相位不平衡會增加基頻的輸出功率,因為漏極電流中的奇諧波成分不能完全抵消。而差分信號正是由巴倫產生,因此輸入差動端口的不平衡影響了倍頻器的轉換增益和奇次諧波抑制。根據晶體管輸入阻抗,本文選用了1∶4的巴倫和一個π型匹配網絡來進行阻抗匹配。結合巴倫自身損耗,用巴倫阻抗匹配至較小阻抗值,再將此阻抗通過π型網絡匹配至50 Ω。本文設計的巴倫結構參數如表1所示,版圖結構如圖10(a)所示。該巴倫使用了中心抽頭電容方案[9]匹配和平衡信號的產生。巴倫初、次級線圈及其耦合系數如圖10(b)所示。

表1 巴倫結構參數

圖10 本文設計的巴倫

圖10(a)中Cg為中心抽頭電容。中心抽頭電容不影響奇模信號,會改變偶模信號。也就是說會影響巴倫幅-相特性。在頻率為7.5 GHz時,通過掃描中心抽頭電容容值,得出其對巴倫幅-相特性影響如圖11所示?？梢钥闯鲋行某轭^電容小于2 pF時,對巴倫幅-相特性影響很大,之后幅-相特性趨于平緩。帶2 pF中心抽頭電容的巴倫經過電磁仿真以后,其幅-相誤差、S21、S31隨輸入頻率變化曲線如圖12所示。

圖11 中心抽頭電容的影響

圖12 巴倫S參數和幅-相特性

從圖12中可以看出,巴倫的幅度和相位誤差各自穩定在-0.5 dB和-0.5°以內。在5 GHz～10 GHz范圍內,S21、S31均在-7.15 dB～-10.22 dB范圍內。

2 版圖與后仿真結果

2.1 倍頻器版圖

圖13 芯片版圖

二倍頻器采用GLOBAL FOUNDRIES 公司 45nm SOI CMOS工藝,一共有M1、M2、M3、C1、UA、OA、OB、LD八層金屬層。饋電網絡將M1至OA層通過通孔相連接,作為地層,將OB層作為電源層。地層和電源層由金屬網格組成,布局在倍頻器電路四周。OB、LD金屬層較厚,具有較低的損耗,也用來設計電感、巴倫或長距離信號線。M1至M3層金屬層損耗較大,故只用作MOS管自身連線。本設計只有VDD作為供電電壓,并且與OB層相連接,MOS管柵極偏置電壓由VDD通過電阻分壓完成,漏極供電電壓直接由VDD進行供電。本文設計的二倍頻器通過cadence virtuoso進行仿真。由于面積的限制,版圖并沒有做保護環。其巴倫、線、電感之間的耦合已通過EMX進行電磁仿真。將畫好的整體版圖中的有源器件和電阻去除后通過EMX進行電磁仿真,生成的symbol導入原理圖后將有源器件和電阻連接在一起仿真。二倍頻器核心版圖面積為660 μm×399 μm,如圖13所示。

2.2 倍頻器后仿真結果

當輸入功率為0 dBm時,得到二次諧波輸出功率如圖14(a)所示,在10 GHz～20 GHz范圍內均達到了0 dBm以上。3 dB帶寬范圍為10.04 GHz～19.26 GHz,相對帶寬為62.9%。圖14(b)顯示了在輸入信號頻率為7.5 GHz時,二倍頻飽和輸出功率為4.3 dBm。圖14(c)顯示了倍頻器效率隨輸出頻率變化曲線,可見二倍頻峰值效率達到了15.45%?；ㄒ种剖潜额l器相對重要的指標,其好壞決定著波形純度。圖14(d)顯示了基波抑制隨輸入頻率變化曲線,在3 dB帶寬內,基波抑制大于27 dBc。

圖14 二倍頻器性能

為了驗證本文所設計的二倍頻器的性能優勢,將設計結果與文獻所發表的二倍頻電路作比較,如表2所列。

表2 不同設計方法的倍頻器文獻對比

文獻[2]使用分布式技術,但其最大轉換增益只有-3 dB,而且可在表中直接看出,分布式倍頻器耗費了大量的直流功耗和有較大的面積換取了較大的帶寬。文獻[7]使用了具有二次諧波短路回路的push-push結構倍頻器,它的最大轉換增益達到了4.5 dB,但其帶寬與本文相比略窄。文獻[9]使用了push-push結構,但它的最大轉換增益只有-2.5 dB。本文在push-push倍頻管前加入了二次諧波短路回路后,最大轉換增益達到了4.9 dB,在同類倍頻器中有比較大的優勢。在3 dB帶寬內,其基波抑制大于27 dBc,好于文獻中的二倍頻器。文獻[10]是基于混合正交耦合器的倍頻器,最大轉換增益也只有-1.6 dB。

3 結束語

本文采用45 nm SOI CMOS工藝,設計了一款基于push-push結構的高功率二倍頻器。該倍頻器采用了二次諧波短路回路,來濾除柵級的二次諧波,顯著地提高了二次諧波輸出功率。但是變壓器巴倫損耗比較大,降低了倍頻器的輸出功率。設計出低損耗和較小幅度、相位誤差的巴倫是本設計下一步優化的重點。